Устройство для адресации

)5 6 06 Р 12/О ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГННТ СССР гПИСАНИЕ ИЗОБРЕТЕНИЯ ИДЕТЕЛЬСТ ОРСК СССР 1987 ти дляПриборь3.СР986. вычисиспольамяти(54) УСТРОЙСТВО ДЛЯ АДРЕСАЦИ 1(57) Изобретение относится клительной технике, может бытьзовано при построении систем ЭЛМ и позволяет расширить фуцкциональгныз возможности путем обеспечения произвольного отображения виртуальныхстраниц ца физические. Устройство содержит блок 2 двухпортовой оперативной памяти, регистр 3 адреса ц селсктор 4 адреса, Через первый адресныйвход блока 2 происходит преобразованиевиртуального адреса в Физический,при котором номеру виртуальной страницы, задаваемому старшими разрядэмцвир;удльцого адреса, ставится в соответствие номер Физической страцицы,Через второй адресный вход блока 2производится запись номеров активныхФизических страниц. 4 цл, 1628064Изобретение относится к вычисли"тельной технике и может быть испольэовано при построении систем памяти ЭВМ,Цель изобретения - расширение функциональных воэможностей путем обеспечения произвольного отображения виртуальных страниц на фиэические. 1 ОНа фиг, 1 представлена функциональная схема предлагаемого устройства; на фиг,2 - алгоритм работы селектора памяти; на фиг.3 - функциональная схема блока двухпортовой опе ративной памяти; нд фиг.4 - пример отображения виртуальных адресных пространств на физическое пространство.Устройство адресации содержит адресный вход 1 блока 2 двухпортовойоперативной памяти, регистр 3 адреса, селектор 4 адреса, вход 5 номеравиртудльной страницы, выход 6 номера физической стрдницы, вход 7 данных, вход 8 синхронизации обмена ивход 9 разрешения записи,Блок 2 содержит буферный регистр10, мультиплексор 11 и асинхронныйоперативный запоминающий узел 12,Устройство работает следующим об 20 25 30 разом. Сначала записываются номера требуемых физических страниц, для чего35на адресный вход 1 устройства подается адрес, а на вход 8 - сигнал синхронизации обмена (БУМС), по которому селектор 4 адреса (фиг.1) в соответствии со своим алгоритмом работы (фиг.2)фиксирует факт обращения к блоку 2в своем внутреннем триггере (Т),регистр 3 адреса фиксирует младшиеразряды адреса, которые подаются навторой адресный вход (А 2) блока 2,после этого на вход данных устройствапоступает информация о номере требуемой физической границы и на вход 9 подается сигнал разрешения записи(БООТ), по которому селектор 4 адреса в соответствии с алгоритмом его работы выддет сигналы разрешения записи (И), Сигнал разрешения записи (1)обуславливает запись информации повторому адресному входу блока 2. Снимая сигналы записи и синхронизацииобмена, селектор 4 адреса переходитв начальное состояние. Таким образом,игпользуя М циклов записи (М определяется количеством младших разрядов(Р) адреса, 0=2), можно заполнитьблок 2 требуемыми значениями номеровфизических страниц, На этом заканчи"вается подготовительный этап работыустройства.При работе устройства с расширением адреса на вход 5 поступает информация, задающая номер виртуальнойстраницы, которая поступает на первыйадресный вход блока 2. Так как селектор 4 адреса ожидает появления сигнала синхронизации обмена и не выдаетсигнал разрешения записи, блок 2 работает в режиме чтения и выдает на выход П информацию, соответствующуюномеру физической страницы, т,е. происходит преобразование виртуальногоадреса в физический,Рассмотрим пример отображения виртуальных адресных пространств на физическое (фиг,4). Имеются два различных виртуалыых адресных пространства (1 и 2), соответствующих разнымзадачам, которые отображаются на однофизическое адресное пространство.Упорядоченные страницы (0,1,2)первого виртуального адресного пространства отображаются в неупорядоченные страницы (0,5,7,2) физического адресного пространства, т.е.фрагментированное (состоящее из чередующихся случайным образом занятыхи свободных страниц физичсское адресное пространство может соответствовать непрерывному виртуальному адресному пространству, что облегчает распределение памяти и ведет к более рациональному ее использованию.Кроме того, некоторые физическиестраницы (напримернулевая О-я иК-я) могут быть общими для задач,выполняющихся в различных виртуальныхадресных пространствах.Через эти страницы задачи могутпроизводить обмен данными,Так как отображение, показанное впримере, может изменяться во времявыполнения задач, то эти задачимогут получать доступ к памяти, имеющий больший объем, чем вирудльное адресное пространство (которое имеетфиксированный размер, зависящий отразрядности виртуального адреса).Таким образом, в предлагаемом устройстве обеспечивается расширениевозможностей обмена данными между задачами и повышение гибкости распреде 162806леция памяти за счет обеспечения переключаемости памяти в целом при разбиении ее на несколько независимо отображаемых страниц. При этом, как и в прототипе, обеспгивается расширение адресного прострацатва,Размер достцгаемогс положительного эфдекта зависит от соотношения чис - ла старших и младших разрядов рц разбиении виртуально 1 Г адресч на две части, ксгда старшие рлзряды определлют номер .виртуальной страницы, а млацшие - адрес внутри цес, и от разрядности блока 2. При увеличении доли 15 старших разрядов, оцосдепяющцх номер виртуальноц странишь, увеличивается общее число независимо отображлены виртуальных страниц цр 1 уменьшенииразмера отдельных стрлццц, что приводит к увеличению гибкости рлс;ределения памяти, Однако ццц возрлсцьичисла виртуальных страниц эксцоцецциальцо увеличивается требуемая емкость блока 2, что приводит к ростуаппаратурных затрат. 1;роме того, возрастают накладные расходы, связацныгс занесением в блок 2 исходной инФор 25 мации при переключении виртальных лд -ресных пространств, Поэтому при оргделении требуемого количества виртуальных страниц должен достигаться цекс торый оптимум, зависяюв от конкретныхрешаемых задач. Б приведенном варианте выполнения устройства виртуальноеадресное пространство разбиваетсяна 16 страниц.Разрядность блока 2 влцяст на степень расширения адресного цространства. При этом минимальное число разрядов блока двухпортовой памяти Рн,при котором происходит расширение адресного пространства, определяетсякак Ря=И+1, где М - число ставшихразрядов виртуального адрес-., задающих номер виртуальной страницы,Максим."л цая рззряд. ость ло. лдвухпортовой цаятц равна разрядностиданных, выдаваемых п 1 оцессором цлшину.При максимальной разря )сги т,осгигается мзксцматьцый положит альп: й эФйакт с точки зрения расширеня г;амя и при цгзцачите:тьш м рост обо;.удования,Формула из обре е.,яуст, "й.тво дг;, адр а;.ц, со.ьрж щее селектеапре; а, и.,фсрн лццошпя вход сото,югс является входом старших цаэрядо, зд 1 гсл устройства, о т п и л ю ш с . с в тем, чго с цепью расшцреция 1 уцкццоц:,:.ьнлх возмокн,стой зз снег ооесе аця процзвовцоо отоблкея:цртуапвцых страьчи, йзи: еске, в него введены блок двухо -овой оп рлтцвцс й памяти и вегистр ад сл, при сам псрвый адресный вход 1 локл двухпэтовой опартывцой Гуамтц является входом номера вирт;апьцой страниц;устройства, цц 4 ормаци, ццьй выход - выхсло;: номер: фи.,страницы устгойствл, лцьормл л.оиный вход - хп м длццых устройства,исрм. циоцный вход регистра л."ресаявляется входом младших рл , ядов лдреса устройства, выход, егцстра,.древаподключен к торому адресному вх.дублока двухпортовой опсрстивцой памяти, вход разрешения работы селектораадреса подключен к уп;.авляющсму вхоцурегистра адреса и явпяотгя входомсццхронизациц обмена устройс.гва, управляющий вход селектора адреса является входом разрашения записи устройства, а управляющий выход селектора адреса подключен к входу разрешения записц-считывзния блока двухпортовой оперативной памяти.6280 Г 4 ФОЛ/ИС/О 8а 4 оесюепроспронппИ Составитель А, Петроех е П,Олийньис едактор А. Пежнина Т р д Корректор С, Черни аказ 342НИИПИ Государс ениям кая н изаодственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101 Тираж енного ком 13035, Мос 390 тета по изобр ва, Ж, Рауш скооткрытиям при ГКНТ СССд. 4/5