Устройство для адресации памяти

(57) Изобной технпостроен ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) л, И. 12политехнический институомсомолаи О.К.Мешковсвидетельство СССР1 С 7/00, 1981,свидетельство СССР11 С 7/00, 1987,ЙСТВО ДЛЯ АДРЕСАЦИИ ПА ретение относится к вычислительике и может быть использовано при ии запоминающих устройств, Цель Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств.Цель изобретения - повышение быстродействия устройства.На фиг,1 приведена функциональная схема устройства,Устройство содержит (фиг,1) и реоб разо- ватель 1 кода адреса, регистр 2, приоритетный шифратор 3, коммутатор 4, группу элементов ИЛИ 5, адресные вход 6 и выход 7, синхровход 8, первый 9 и второй 10 управляющие входы, управляющий выход 11 и вход 12 признаков,Вход признаков преобразователя 1 кода адреса соединен с выходом регистра 2 и входом приоритета шифратора 3, вход кода - с выходом коммутатора 4 и адресным выходом 7 устройства, а выход - с первыми входами элементов ИЛИ 5 группы, вторые изобретения - повышение быстродействия устройств, Устройство содержит преобразователь кода адреса, регистр, приоритетный шифратор, коммутатор, группу элементов ИЛИ, адресные вход и выход, синхронизирующий и управляющие входы, управляющий выход и вход признаков. Адреса загружаемых и освобождаемых зон памяти фиксируются признаками, запоминаемыми в регистре, По состоянию регистра приоритетный шифратор формирует коды адресов свободных зон. Наличие группы элементов ИЛИ позволяет вести не только последовательную, но и параллельную фиксацию в регистре признаков загружаемых и освобождаемых зон, 1 ил. входы которых подключены по входу 12 признаков устройства, а выходы - к информационному входу регистра 2, синхровход и вход разрешения записи которого подключены, соответственно, к синхровходу 8 и первому управляющему входу 9 устройства, Выход запроса шифратора 3 подключен к управляющему выходу 11 устройства, а информационный выход - к первому информационному ф входу коммутатора 4, второй информацион ный вход которого соединен с адресным входом 6 устройства, а управляющий вход - со вторым управляющим входом 10 устройства,Реализованный вариант заявляемого устройства предназначен для адресации зон памяти в соответствии с четырехразрядными кодами их адресов и выполнен на основе серии К 555, в частности, преобразователь 1 - на К 155 ИДЗ и К 555 ПП 5. регистр18054722 - на К 555 ТМ 8, шифратор 3 - на К 555 ИВ 1, состояния регистра 2. По СИ модифицирокоммутатор - на ванный код заносится через элементы ИЛИУстройство работает следующим обра регистр 2 и в его соответствующем разряде признак занятости снимается, При норСовокупность управляющих сигналов 5 мальной очистке модифицированныи кодна входах устроиства задает ре различные ре- признаков поступает на информационныйжимы его работы. вход регистра 2 через элементы ИЛИ 5 соРежим загрузки задается установкой в входа 12,"1" сигнала на входе и в " "ЗАГР 9 и в "0" сигнала режим поиска свободной зоны задаетсяПОИСК на входе 10; Коммутатор 4 подклю- "0 уровнями "0" на входе 9 и "1" на входе 10,чен вход 6 к выходу 7, При параллельной Коммутатор 4 подключает ко входу кодавхо 12 поступает код призна- преобразователя 1 и выходу 7 устройстваков занятости, который устанавливается на информационный выход дешифраторавыходах элементов ИЛИ 5 и по отрицатель- Код адреса первой из свободных зон опреному фронту, сигнала на вСИ а входе 8 в тех "5 деляется шифратором 3 по состоянию региразрядах регистра 2, которые соответству- страт а 2,ют занятым зонам, устанавливстанавливается "1". В режиме поиска свободных зон с ихПри последовательноив тельной загрузке код загру- последующей загрузкой сигнал ПОИСК до. П изнаки заняжаемой зоны поступает пы поступает повходу 6, В преоб- полняется сигналом ЗАГР. ризнаки заняразователе из это1 этого двоичного кода 20 тости устанавливаются в регистре вформируется унитарныи код, в к отором раз- соответствии с кодом на информационномряд, соответствующии и оступившему дво- выходе шифратора 3 аналогично работе вв егист 2 заноичному коду; фиксируется уровнем "0", а режиме загрузки, По СИ в регистр занопрочие разряды - уровнем "1", Этот код сится новое состояние на выходе преобрасравнивается в кодом про ом признаков на выходе 25 зователя 1 и шифратор 3 формирует код2. П и совпадении уровня "0" со- очередной свободной зоны,регистра . Рего разряда унитарного кода, Таким образом, устро ф руйство икси етответствующегсформированного из двоичного кода на вхо- адреса свободных зон и ущн и ос ествляет ихко а и еоб азователя 1 с признаками приоритетный поиск, При этом, если в устсвобо ной зоны соответствующего разряда ЗО ройстве-прототипе о ущос ествляются лишькода на входе признаковпреобразователя 1 последовательные загрузка и очистка зонв этом разряде на выходе пре образователя памяти, то в предлагаемом устройстве воз 1 фформирует сяпризнакзанятости "1",впро- можна и параллельная фиксация зон, чтотвен в еализочих же разрядах подтветверждаются предыду- при адресации шестнадцати зо рщие состояния, Модифицированный код, 35 ванном варианте предлагаемогоустройстваб еля 1 через составит выигрыш в быстродействии максиэлементы ИЛИ 5 по СИ устанавливается в мум в 16 раз при работе в указанных режирегистре 2, При установке признака занято;сти в последнем из разрядов регистра 2шиф атор 3 вырабатывает сигнал запроса и О ф о р м у л а р40 м ла изоб етенияна выход 11 поступает сигнал полной заня- Устройство для адресации памяти, содержащее преобразователь кода адреса,тости памяти ПЗ.В ежиме обмена на выходах 9, 10 уста- регистр, приоритетный шифратор и коммурежимео менновлен "0", Адреса зон передаются со входа татор, выход которого явля дрг является а есным6 через коммутатор на выход . з4 7.И менение 45 выходом устройства и подключен к входуков в егист е 2 блокируется. кода преобразователя кода, вход признаковвхо ом и ио итетногоРежим очистки задается повторной ус- которого соединен с в д р ртановкой "1" на входе ин9 и "0" на входе 10, шифратора и выходом регистра, синхровПри последовательной очистке нс ке на вход 6 ход которого является соответствующимпоступает код адреса реса подлежащей очистке 50 входом устройства, а вход разрешения зазоны, который в преобразователе 1 сравни- писи - первым управляющим входом уствается с кодом признаков регизнаков регистра 2, При ройства, выход запроса шифраторасовпадении уровняв"0" в том разряде уни- является управляющим выходом устройсттарного кода, которыио ый соответствует коду ва, а информационный выход шифратораадреса очищаемой зоны, с уровнем "1" 55 подключен к первому информационномупризнака занятости соответствующего входу коммутатора, второй информационразряда регистра, в этом разрядазряде на выхо- ный вход которого является адресным вхооб азователя 1 устанавливается дом устройства, а управляющий вход -де прео разователя"0", а в прочих разрядах на выходе преоб- вторым управляющим вход у рх ом ст ойства,разователя 1 подтверждаются предыдущие о тотл ичающееся тем.что, с целью1805472 повышения быстродействия, оно содержит руппу элементов ИЛИ, первые входы которых соединены с выходом преобразователя кода адреса, вторые являются входом признаков устройства, а выходы подключены кинформационному входу регистра. Составитель Н. ЧуевТехред М.Моргентал Корректо руш актор Тираж арственного комитета по изо 113035, Москва, Ж, Рари ГКНТ ССС водственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 1 каз 943 ВНИИП Подписное етениям и открыти ская наб 4/5