Запоминающее устройство

Союз СоветсикхСоциапнстмчесии кРесубяии К АВТОРСКОМУ СВИДЕТЕЛЬСТВаф авлвм взабретеив я открытий о 15.02.82. Бюллетень6 УДК .6 (О 1. 327 Дата опубликования описания 17,02.82 7 В. А, Яцкевич ния омельский государственный 1) Заявитель(54) ЗАПОМИНАЮШЕЕ УСТРОЙСТВ лива димо О Извес йки запомиво управле- считывание ржашие яче устройства, сонаюших элеме ния, обеспечив информации. Уит из региструсилителей сч соответствьи однуячейку, а с юшее поиск кя сост пра тро са, дешиния. Дешим адреса фратора ифратор ввыбираетывания усить илители Изобретение относится к вычислитель ной технике и может быть использовано в качестве запоминающего устройства в вычислительных машинах.Известно устройство для выборки адреса в постоянном запоминающем устройстве, содержащее дешифратор адреса, запоминающие элементы, кольцевую пере- счетную схему, генератор кодов и выходные вентили, Код адреса числа, пришедший на дешифратор адреса, возбуждает одну из адресных шин, с которой сигнал поступает на соответствующий запоминающий элемент Ш . постоянные запоминающие ют сигнал с этой ячейки до необхого уровня (21.Недостаток указанных устройств заключается в том, что обращение к ячейке запоминающих элементов и считывание информации одновременно может происходить только по одному адресу. При обращении по разным адресам считывание информации происходит последовательно, при этом суммарное время выборки имеет большое значение.Наиболее близкой к изобретению по технической сущности является двухкоординатная матрица с двумя ступенями дешифрации, содержащая матрицу запоминающих элементов, блок адреса с дешифраторами адресов и адресными формирователями и блок считывания с усилителями считывания. При поступлении на дешифраторы адресов кода адреса определенного запоминающего элемента возбуждаются определенные шины дешифраторов и с помощью адресных шин по двум координатам выбирается запоминающий эле3 9058 мент, с которого по общей для всех элементов разрядной шине считывается его состояние 31.Однако укаэанное устройство обеспечивает обращение к запоминающим элементам и считывание информации только по одному адресу. Обращаться и считывать информацию независимо и одновременно по разным адресам невозможно. Таким образом, общее время выборки ц по разным адресам имеет большое зна чение и определяется суммой времен выборки по каждому адресу отдельно.Цель изобретения - повышение быстродействия устройстиа. 15 Указанная цель достигается тем, чтов запоминающее устройство, содержащееэлементы памяти, выходы которых подключены ко входу блока считывания, и адрес ный блок, введены дополнительные адресные блоки, аналоговые сумматоры и дополнительные блоки считывания, входы которых подключены ко входу блока считывания, выходы аналоговых сумматоров 5подключены к оосеветстиующим входамэлементов памяти, а входы аналоговыхсумматоров подключены к соответствующим выходам адресных блоков,Кроме того, элемент памяти содержит фтриггер, ключ, согласующий элемент, выхоа которого поаяючен ко входу ключа,а управляющий вход ключа подключен квыходу триггера.Адресный блок содержит первый и вто- З 5рой дешифраторы, первую и вторую группы ключевых элементов и генератор, первый выход которого подключен к первымвходам первой группы ключевых элементов, а второй выход - к первым входамвторой группы ключевых элементои, выходы первого адресного дешифратораподключены к соответствующим входамключевых элементов первой группы, авыходы второго адресного дешифратора45подключены к соответствующим входамключевых элементов второй группы.Блок считывания содержит преобразователь и полосовой фильтр, выход которого подключен ко входу преобразователя.На чертеже представлена схема преалагае мого запоминающего устройстваЗапоминающее устройство содержитадресные блоки 1, аналогЬвые суммато ры 2, адресные шины 3, элементы памя 55ти 4, общую разрядную шину 5, блокисчитывания 6, включевые элементы 7,первый 8 и второй 9 адресные дешифра 57 4торы, пеРвый 10 и второй 11 выходы генератора, генератор 12, согласующий элемент 13, ключ 14, триггер 15, полосовой фильтр 16 и преобразователь напряжения 17.Устройство работает следующим обраКоличжтво адресных блоков 1 равно количеству блоков считывания 6. В состав адресного блоке 1 входит генератор 12, а в состав каждого блока считывания 6 входит полосовой фильтр 18, причем в полосе пропускания фильтров 18 находятся соответственно несущие частоты задающих генераторов 12, а значения несущих частот задающих генераторов 12 не раины между собой.Обращение к матрице элементов памяти 4 происходит цри подаче кодов адреса на входы адресных блоков 1, причем каждый из них обеспечивает обращение в каждый момент времени только к одно му элементу памяти 4, т.е, только поодному адресу. Одновременное и независимое обращение по одному или разным адресам обеспечивается одновременным обращением нескольких адресных блоков 1 к общей матрице элементов памяти 4, прн этом адресные блоки 1 вырабатывают сигналы опроса в виде колебаний с разными несущими частотами, имеющими различный спектр, а выделение сигналов считывания из общего происходит за счет частотного разделения системой полосовых фильтров 18 в блоках считывания 6. Каждому адресному блоку 1 соответствует определенный блок считывания 6, полосовой фильтр 18 которого пропускает сигналы с частотой генератора 12 данного адресного блока 1.Рассмотрим работу устройства в режиме считывания информации более подробно. Код адреса опрашиваемого элемента памяти 4 поступает на вход блока адреса 1, а точнее код адреса одной координаты поступает на вход первого дешифратора адреса 8 этой координаты, а код адреса другой координаты, поступает на вход второго дешифратора 9 другой координаты, при этом на одном выходе дешифратора 8 и одном выходе дешифратора 9 появляются логические сигналы, которые поступают на первые входы соответствующих ключевых элементов 7. Выходной сигнал генератора 12 в виде одно- полярных импульсов с определенной несущей частотой действует между выходами 10 и 11, причем положительный по5 905857 6тенциал приложен к выходу 10, Так как нкй разных частот и кх частотное раз-выход 10 присоединен ко вторым входам деление в блоках считывания 6 позволяключевых элементов 7 первой группы, а ет одновременно обращаться к многимвыход 11 присоединен ко вторым вхо- адресным блокам 1 и считывать информадам ключевых элементов 7 второй груп-цию со многих элементов памяти 4. Прнпы, то сигнал генератора 12 оказывает- этом поле памяти, образованное матрися приложен между вторыми входами цей элементов 4 памяти, остается общим.ключевых элементов 7 перой н второй Уменьшение общего времени выборки стагрупп. Логические сигналы с дешифрато- новится значительным при большом кодиров 8 и 9 являются разрешающими для 1 йчестве одновременно опрашиваемых адресключевых элементов 7, на которые они ных блоков.поступают, и сигнал генератора 12 оказывается приложенным между входами Применение предлагаемого з апомкнаюакалоговых сумматоров 2 разных коор- шего устройства по сравнению с извесчес твенно меньшитьтых ключевых элементов 7. Каждый ана- время выборки, при этом отпадает необпоговый сумматор 2 обеспечивает пере- ходимость поочередного обращения к обдачу сигналов с любого входа на общий шему нолю памяти и устаиовдению прквыход, при этом обеспечивается и раз- оритета при обращении, Независкезавискмостьвязка входных сигналов. Практически, З,обращения в предлагае Устрагав мом стоойствеаналоговый сумматор 2 может быть реа- позволяет использовать его в к естпозволяет использовать его в качествелизован в виде диодной сборки, одинако- запоминаюшего устройстзапоминаюшего ст ойства в вычислительвые электроды которой присоединены к ных системах с большим кодичествомобщему выходу. Таким образом, сигнал кктных сит аций при обюащеыии вгенератора 3.2 оказывается приложенным И память.между адресными шинами 3, соединенными с выходами соответствующих аналоговых сумматоров 2, и поступает на входы ф Р УФо м па изобретенияопрашиваемого элемента памяти 4. Этотсигнал через согласующий элемент 13 Зф 1. Запоминающее устройство, содержащее элементы памяти, выходы которыхпоступает на вход ключа 14. В триггереподкпючены ко входу блока считывания,15 элемента памяти 4 хранится одини ад есный блок, о т и и ч а ю ш е вбит информации. Если триггер 15 нахо- адрс я тем, что, с целью ковьниения быстзднтся в нулевом состоянии, то ключ 14родействия устройства, оно содержит дозакрыт к на его выход никакие сигналыне проходят, а если в триггере 15 хра- поанктельные адресные блоки, аналоговые сумматоры и дополнительные бдокинится логическая "1 ", то сигнал с триггера 3.5 поступает на ключ 14 и держит считывания, входы которых подключеныего в открытом состоянии, В этом случае ко входу блока считывания, выходы акасогдасуюший элемент 13 обеспечивает, е 3 поговых су торлоговых с мматоров подключены к соответств юшкм вищам элементов памяти,согласование и передачу сигнала со вхо ветствуда через открытый ключ на14 общую а входы - к соответствующим выходамразрядную шину 5. С выхода обшей раз- адресных блоков,2. Ус ойство по п, 1, о т и и ч арядной шины 5 сигнал поступает на 2. Устройствою ш е е с я тем, что элемент памятивходы блоков считывания 6, причем вхо-ю шс жит последовательно соединенныедом каждого бпока считывания 6 являет- содеРжтриггер, ключ к согласующий элемент.3. Устройство поп, 1, отп кч аявляется на выходе только того полосою ш е е с я тем, что адресный блоквого фильтра 16, в полосе пропусканиясодержит первый и второй дешнфраторы,которого находится несущая частота дан- й содерк в ю к вторую группу ключевых эпеного колебания. Далее этот сигнал с вы- еР Ументов и генератор, первый выход котохода фильтра 16 поступает на вход прерого подключен к первым входам ключеобразователя 3.7, на выходе которогой второйвых элементов первой группы, а второон преобразуется в логический сигнал.выход - к первым входчм ключевыхАналогично происходят опрос и считываниеэлементов второй группы, выходы первсьинформации с элементов памяти 4 другиго адресного дешифратора подключены кми адресными блоками 1.Испопьзование в устройстве в качест- соответствуюшим входам ключве сигналов опроса переменных колеба- ментов п вой группы, а выходы второменто ер гру3, Аналоговые и цифровые интегральные схемы. Под ред, С. В. Якубовского.М., "Советское радио, 1979, с. 132 1 О (прототип),7 9058 го адресного дешифратора. подключены к соответствуюшим входам ключевых элементов второй группы.4. Устройство по и. 1, о т л и ч а - ю щ е е с я тем что блок считывания содержит последовательно соединенные преобразователь напряжения и попосовой фильтр.Источники информации, принятые во внимание при экспертизе 57 81. Авторское свидетельство СССРМ 357590, кл, 6 11 С 7/00, 1971,2. Гольдербер Л. М. и др, Цифровыеустройства на интегральных схемах втехнике связи, М "Связь", 1979, с. 101.373/66Тираж 623 ВНИИПИ Государственного комитета по делам изобретений и открыти 113033, в 1 ссквв, Ж, РвушсквяПодписноСССР б., д. 4 филиал ППП "Патент", г, Ужгород, ул, Проектная С оставитель Шу оРедактор К. Волошук Техред А.Бабинец Корректор В. Бутяга3