Постоянное запоминающее устрой-ctbo c автономным контролем

(61) Дополнительное к ввт, свид-еу(22) Завезено 2505.79 (21) 2770417/18-24 Сфез СоветскихСоциалистическихРеспублик оц 8 09366 Р 1)Уд. Кл.з11 С 11/00 с присоединением заявки НУ -ГосуларственнаЯ коинтет СССР ко ямам нзобретеннЯ а открытнЯ(54) ПОСТОЯННОЕ ЗАПОИИНАОЦЕЕ УСТРОЙСТВО С АВТОНОИ КОНТРОЛЕМ.Известно постоянное запоминающее устройство с автономным контролем, со-в держащее блок памяти, регистры адреса и числа, распределитель иьщульсов и блок регистров начальной установки 1.Недостатком этого устройства ется низкая надежность.Наиболее близким техническим решением к предлагаемому изобретению является устройство, содержащее основной и дополнительный блоки памяти, рЕгистры адреса и числа, распределитель 1 импульсов и регистр обмена 2Недостаток этого устройства - невозможность обеспечения контроля заколичеством циклов перезаписи, чтоснижает надежность контроля.Цель изобретения - повышение надежности устройства.Поставленная цель достигается тем,что в постоянное запоминающее устройство с автономным контролем, содердащее блоки памяти, дешифраторы, регистр адреса, регистр циклов перезаписи, компаратор й блск управления, .причем входы устройства соединены совходами регистра адреса, один из вы- Зоходов которого подключен ко входампервого дешифратора, а другие выходы - к адресным входам первогоблока памяти, входам второго дешиф- .ратора к адресным входам второго блока памяти, числовые входы которогосоединены с числовыми входами к с выходами первого блока памяти, выходыпервого дешифратора подключены соответственно к управляющим входампервого блока памяти, выходы регистра циклов перезаписи соединены спервым входом компаратора, управляющие вход к выход которого, управляющие входы регистра адреса, второгоблока памяти к регистра циклов перезаписи и стробирующие входы первогои второго дешифратора подключены ксоответствующим выходам и входу блока управления, введены счетчик, мультиплексор и селектор, первый выходкоторого соединен со вторым входомкомпаратора к выходом счетчика, авторой вход - с выходом второго даакфратора и упразлеацим входом мультиплексора, выход которого подключен кустановочному входу счетчика, счетный вход которого соединен с соответствующим выходом блока управления,выход селектора подключен к контроли 809366руемому входу первого блока памяти,контрольный выход которого соединенс информационным входом мультиплексора.На чертеже изображена функциональная схема предлагаемого устройства.Устройство содержит первый 1 и второй 2 блоки памяти, первый дешифратор 3, регистр 4 адреса, второй дешифратор 5, блок 6 управления, селектор 7,регистр 8 циклов перезаписи, компаратор 9, счетчик 10 и мультиплексор 11.Входы устройства соединены со входами регистра 4 адреса, одни извыходов которого подключены ко входампервого дешифратора 3, а другие выходы - к адресным входам первого блока 1 памяти, входам второго дешифратора 5 и адресным входам второго блока 2 памяти. Числовые входы второгоблока 2 памяти соединены с числовымивходами и с выходами первого блока 1 33памяти. Выходы первого дешифратора 3подключены соответственно. к управляющим входам первого блока 1 памяти,Выходы регистра 8 циклов перезаписисоединены с первым входом компаратора 9. Управляющие вход и выход которого, управляющие входы регистра 4 адреса, второго блока 2 памяти, регистра 8 циклов перезаписи и стробирующневходы первого 3 и второго 5 дешифра-тора подключены к соответствующим выходам и входу блока 6 управления. Пер-.вый выход селектора 7 соединен со вторым входом компаратора 9 и выходамисчетчика 10, а второй вход - с выходом второго дешифратора 5 и управляющим входом мультиплексора 11, выходом подключенный к установочному входу счетчика 10, счетный вход которогосоединен с соответствующим выходомблока 6 управления. Выход селектора 407 подключен к контрольному входу первого блока 1 памяти, контрольный выход которого соединен с информационным входом мультиплексора 11,.Первый блок 1 памяти построен наинтегральных запоминающих микросхемах,объединенных в сегменты. Каждый сегмент содержит определенное количество ячеек памяти, минимальный объемпамяти сегмента определяется сте-пенью интеграции микросхемы, Каждыйсегмент имеет дополнительный информационный разряд, который используетсякак контрольный.Устройство работает следующим образом.При изменении информации в устройстве в каком-либо из сегментов блока 1 памяти информации иэ этого сегмента переписывается во второй блок 2памяти, изменяется в нем и затем переза- ЬОписывается в тот же сегмент блока 1 памяти. Таким образом выполняется циклперезаписи информации в устройстве.Для безотказной работы устройстваколичество циклов перезаписи информа- Я ции в одной запоминающей микросхеме не должно превышать максимально допустимого значения. Поскольку смена информации в различных сегментах блока 1 памяти происходит хаотически, необходимо контролировать количество перезаписи информации для каждого сегмента, чтобы заранее определитьМомент возможного выхода его из строя.Контроль количеством циклов перезаписи выполняется следующим образом.При поступлении команды изменения информации в устройстве на вход старших разрядов регистра 4 адреса поступает код адреса сегмента первого блока 1 памяти, который дешифрируется в первом дешифраторе 3 и поступает на управляющий вход первого блока 1 памяти, в котором выбирается сегмент по этому адресу. Путем перебора адресов., поступающих с младших разрядоврегистра 4 адреса, происходит одновременно выбор адресов ячеек в выбранномсегменте первого блока 1 памяти, во втором блоке 2 памяти и втором дешифраторе 5. Информация иэ выбранных ячеек первого блока 1 памяти поступает на числовой вход второго блока 2 памяти и записывается в него по соответствующим адресам. При этом одновременно с контрольного выхода первого блока 1 памяти на вход мультиплексора 11 поступает контрольный код, содержащийинформацию о количестве циклов перезаписи. Из мультиплексора 11, управляемого вторым дешифратором 5, контрольный код записывается в счетчик 10и затем, по команде из блока 6 управления, сравнивается компаратором 9 с контрольным числом, хранящимся в регистре 8 циклов перезаписи, Если количество циклов перезаписи не пре" вышает максимально допустимого значения, то по сигналу из блока управления 6 в счетчике 10 к контрольному коду добавляется единица.Во втором блоке 2 памяти происходит смена информации, после чего новая информация и контрольный код, увеличенный на единицу, одновременно перезаписываются в выбранный ранее сегмент первого блока 1 памяти. Информация записывается в ячейки сегмента, определяемые путем перебора адресов в младших разрядах регистра 4 адреса. Контрольный код из счетчика 10 через селектор 12 под управлением второго дешифратора передается на контрольный вход первого блока 1 памяти и записывается контрольный разряд этого же сегмента, На этом цикл изменения информации в устройстве эаканчивается. При каждом следующем цикле смены информации в сегменте информация о количестве циклов переэаписИ, хранящаяся в его контрольном разряде, увеличивается на единицу. Когда количество циклов перезаписи в этом сегменте достигает максимально допустимого значения, контрольный код, считываемяй иэ этого сегмента, равен контрольному числу, хранящемуся в регистре 8 циклов перезаписи, после чего необходимо заменить сегмент в первом блоке 1 памяти, так как его дальнейшая надежная работа не гарантирована. Адрес этого сегмента определяется значением старших разрядов регистра 4 рдреса.Технико-экономическое преимущество предлагаемого устройства заключается ф в том, что в нем выполняется автономный контроль эа количеством циклов перезаписи информации в каждом иэ сегментов постоянного блока памяти и указывается адрес сегмента, отрабо тавшего свой ресурс, что позволяет оперативно определять место возможного отказа в постоянном блоке памяти и предотвратить отказ, эа счет чего повышается надежность устройства. зрформула изобретенияПостоянное запоминающее устройство с автономным контролем, содержащее блоки памяти, дешифраторы, регистр адреса, регистр циклов. перезаписи, компаратор и блок управления, причем входы устройства соединены со входами регистра адреса, один из выходов 30 которого подключен ко входам первого дешифратора, а другие выходы - к адресным входам первого блока памяти, входам второго дешифратора и адресным входам второго блока паунти, числовые входы которого соединены с чис"ловыми входами и с выходами первогоблока памяти, выходы первого дешифратора подключены соответственно к управляющим входам первого блока памяти, выходы регистра циклов перезапи-си соединены с первым входом компаратора, управляющие вход и выход которого, управляющие входы регистраадреса, второго блока памяти и регистра циклов перезаписи и стробирующиевходы первого и второго дешифраторовподключены к соответствукщим выходам и входу блока управления, о тл и ч а ю щ е е с я тем; что, сцелью повышения надежности устройства, оно содержит счетчик, мультиплексор и селектор, первый вход которогосоединен со вторым входом компаратора и выходом счетчика, а второйвход - с выходом второго дешифратораи управляющим входом мультиплексора,выход которого подключен к установочному входу счетчика, счетный входкоторого соединен с соответствующимвыходом блока управления, выход селектора подключен к контрольному входу первого блока памяти, контрольныйвыход которого соединен с информационным входом мультиплексора.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРВ 489107, кл. 6 06 Г 11/00, 1973.2. Авторское свидетельство СССР9 630630, кл. С 11 С 29/00, 1976Зак о д4 с П "Патен Фил Ужгород, ул. Проектная, 4 О/68 Тираж 656ВНИИПИ Государственногопо делам иэобретений и13035, Москва, Ж, Раув Подпи тета СССР рытий ая наб