Многоканальное запоминающее устройство

Союз СоветскинСециапистическинРеспублик в 953669 ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1) Допол ни тел ьное к а вт. с 2) Заявлено 02. 03. 81 (21 присоединением заявки3251669/183 Ъеударетеенный комете СССР ао делам нзооретеннй н открытей(72) Авторы изобретенн В, С. Г орщенко, М, П, Гришина и В охойец-: аяентел 511) МНОГОКАНАЛЬ Изобретение относится к запоминающим устройствам и может быть использовано в двухпроцессорных вычислительных системах (комплексах) в качестве общей оперативной памяти.5Известно многоканальное запоминающее устройство, в котором применяется рациональное размещение чисел в модулях памяти в виде элементов матрицы со сдвигом, обеспечивающее при регулярных обращениях к памяти в рамках одной задачи одновременное обращение в пределах одного и того же столбца -или строки матрицы, причем модули памяти имеют встроенные элемен 15 ты индексации для выполнения сдвиНедостатком этого устроиства является его сложность,Наиболее близким к предлагаемому 2 отехническим решением является многоканальное запоминающее устройство,содержащее регистры адресов, подключенные к координатным дешифратоПОМИНАЮЩЕЕ УСТРОЙСТВ рам, координатные формирователиподключенные к соответствующим координатным шинам накопителя, причем шины считывания накопителя через .блокусилителей воспроизведения подключены к первым входам блоков коммутаторов усилителей воспроизведения,выходы которых через регистры словасвязаны с выходными шинами устрой"ства и с первыми входами первичныхузлов выборки разрядных формирователей, выходы которых подключены кразрядным шинам накопителя через последовательно соединенные блок выбораразрядных формирователей и блок раз"рядных формирователей, выходы регистров адресов через блок выбора усили"телей воспроизведения подключены квторым входам первых первичных узловвыбора разрядных формирователей и квторым входам первого блока коммутаторов усилителей воспроизведения,дополнительные регистры адресов, дополнительные координатные дешифрато 953669ры адресов, дополнительный блок выбора усилителей воспроизведения,дополнительный выход устройства, дваблока схем ИЛИ, три блока схем И,две схемы совпадения, схему И"НЕ итри схемы НЕ 2 1,Недостатком этого устройства является то, что приоритеты его каналов жестко определены и в нем необеспечивается возможность измене"ния приоритетов своих каналов, засчет чего ограничивается областьприменения устройства.Целью изобретения является расши"рение области применения устройстваза счет обеспечения возможности управления приоритетом его каналов,Поставленная цель достигаетсятем" ,цто в многоканальное запоминающее устройство, содержащее накопитель, формирователи адресных сигналов, Формирователи разрядных сигналов, усилители воспроизведения, коммутаторы, регистры слова, схему сравг нения, преобразователи кодов адреса,регистры адреса, дешифраторы адреса, элементы И, элементы ИЛИ и первый элемент НЕ, причем входы первогои второго регистров адреса являютсяадресными входами первого канала устройства, а выходы соединены с 4 входамИпервого преобразователя кодов адреса, выходы которого подклюцены кодним из входов схемы сравнения,входы третьего и четвертого регист"ров адреса являются адресными входами второго канала устройства, а выходы соединены с входами второгопреобразователя кодов адреса, выходы которого подключены к одним извходов первого элемента И и другимвходам схемы сравнения, выход которой соединен с входом первого элемента НЕ, выходы первого и второгодешифраторов адреса подключены соот"ветственно к одним из входов первого и второго элементов ИЛИ, выходыкоторых соединены соответственнос входами первого и второго формирователей адресных сигналов, выходыкоторых соединены с адресными входами накопителя, другие входы первогои второго элементов ИЛИ подключенысоответственно к выходам третьего ичетвертого дешифраторов адреса, вхо.",.ды которых соединены с выходами второго и третьего элементов И соответственно, одни из входов которыхподключены соответственно к выходамтретьего и четвертого регистров адреса, входы усилителей считываниясоединены с выходами накопителя,авыходы - с одними из входов первого5 и второго коммутаторов, выходы которых подключены соответственно кодним из входов первого и второгорегистров слова, выходы которых соединены соответственно с одними из 1 О входов третьего и четвертого коммутаторов, выходы которых подключенычерез пятый коммутатор.к входам формирователей разрядных сигналов, выходы которых соединены с разрядными 5 входами накопителя, выход первогоэлемента И подключен к другим входам второго и четвертого коммутаторов, выходы схемы сравнения, выходыи другие входы первого и второго 2 О регистров слова являются соответст"венно индикаторным выходом устройства, информационными выходами ивходами первого и второго каналовустройства, введены четвертый, пят тый и шестой элементы И, третий ичетвертый элементы ИЛИ и второй элемент НЕ, причем одни из входов четвертого, пятого и шестого элементовИ подключены соответственно к выходам первого и второго регистров ад" ЗОреса и к выходам первого преобразователя кодов адреса, выходы четвертого, пятого и шестого элементов Исоединены соответственно с входамипервого и второго дешифраторов адреЗ 5 са и с другими входами первого итретьего коммутаторов, другие входычетвертого, пятого и шестого элементов И подключены к выходу третьего элемента ИЛИ, первый вход кото 40 45 рого соединен с выходом второгоэлемента НЕ, вход которого подключенк первому входу цетвертого элементаИЛИ, выход которого соединен с другими входами первого, второго и треть"его элементов И, вторые входы третьего и четвертого элементов ИЛИ подключены к выходу первого элементаНЕ, вход второго элемента НЕ является управляющим входом устройства. На чертеже представлена структурная схема предложенного устройства.Устройство содержит первый регистр1 адреса, первый дешифратор 2 адреса, второй. регистр 3 адреса, второй де шифратор 1 адреса, первый 5 и второй 6 Формирователи адресных сигналов, накопитель 7 усилители 8 считывания, первый 94, второй 9,тре9 6обоих преобразователей 161 и 16будет один и тот же код, определяемый суммой 0110+1110=0 100 без учетаконечного переноса, Кроме того, следует отметить, что для некоторыхкодов, например, для кодов 0110 1110и 1110 0110, характеризующихся перестановкой первой и второй половинкодов, на выходах преобразователей16 и 16будут совпадать коды; таккак и в этом случае сумма кодовбез учета конечного переноса(0110+1110=0100,. 1110+0110=0100)будет одна и та же. Из этого следует, что равенство кодов на выходахпреобразователей 16, и 16являетсяболее общим требованием, чем равенство кодов, поступающих на адресныевходы 31 и 35 устройства.При несовпадении кодов на выходахобоих преобразователей 16 и 16 и,следовательно, при несовпадении кодов адресов, поступающих на входы31 и 35 устройства , первье 30 ивторые 34 каналы устройства полно-.стью независимы и позволяют обеспечить запись и (или) считывание одновременно двух слов следущим образом.Поскольку указанные коды не совпадают, то на выходе схемы 21 сравнения будет низкий уровень напряжения, который, пройдя через элементНЕ 23, превратится в высокий уровень напряжения и через вторые входы элементов ИЛИ 25 и 26 поступит навторые входы элементов И 19, 20, 22,27, 28 и 29 в кацестве разрешающегосигнала,Код адреса первого слова, посту-. пивший на входы 31 первого канала 30, поступит на дешифраторы 2 и 4. Сигна" лы с выходов дешифраторов 2 и 4 через первые входы элементов ИЛИ 17 и 18 пройдут на входы формирователей 5 и 6 для возбуждения соответствующих координатных шин накопителя 7. В результате будет записано слово в соответствии с кодом адреса, поступившим на входы 31 устройства. Первое считанное слово через усилители 8 поступит на первые входы коммутаторов 9 и 9. С помощью выходных1сигналов преобразователя 16., опре" деляемых кодом адреса первого считанного слова, прошедших через элемент И 29 и поступивших на вторые входы коммутаторов,91, считанное 5 95366тий 9 , четвертый 9 и пятый 95 коммутаторы, первый 10 и второй 101регистры слова, третий 11 и четвер"тый 12 регистры адреса, формирователи 13 разрядных сигналов, третий14 и четвертый,15 дешифраторы адреса,первый 16 и второй 162 преобразователи кодов адреса, первый 17 ивторой 18 элементы ИЛИ, первый, 19и второй 20 элементы И, схемУ 21 1 осравнения, третий элемент И 22, первый 23 и второй 24 элементы НБ, третий 25 и четвертый 26 элементы ИЛИ,четвертый 27, пятый 28 и шестой 29элементы И. На чертеже обозначены 15первый канал 30 устройства с адресными 31 и информационными 32 входами, и информационными входами 33устройства, второй канал 34 устрой"ства с адресными 35 и информационными 36 входами, и информационными 37выходами устройства, управляющий вход38 и индикаторный выход 39 устройства.Каждый из преобразователей 16 и16 содержит сумматор по модулю два 2 эи дешифратор (не показаны),Устройство работает следующим образом.. Код адреса первого слова поступает от первого устройства-потребителя на входы 31 первого 30 канала.Одновременно на входы 35 второго 34канала может быть подан код адресавторого слова. При этом наибольшийинтерес представляет, во-первых,несовпадение кодов адресов обоихслов и несовпадение кодов на выходах обоих преобразователей 16и 16, во-вторых, совпадение кодовадресов обоих слов или совпадениекодов на выходах обоих преобразователей 16 и 16 при несовпадениикодов адресов обоих слов.При. совпадении обоих кодов адресов, поступающих на входы 31 и 35,на выходах преобразователей 16 и16 коды совпадают. Каждый из преобразователей 6 и 16 обеспечивает суммирование без учета конечногопереноса двоичных кодов, поступающих на его входы, и преобразуетдвоичный код полученной суммы в позиционный код. Поэтому, если коды, поступающие на входы 31 и 35, совпада";ют, например, если подан один и тотже код 01101110, где первая половина кода (0110) подается на регистры3 и 12, а вторая половина (1110)на регистры 1 и 11, то на выходах35 7 953669 первое слово будет передано в регистр 10 первого канала 30. Код адреса второго слова, поступивший от второго устройства-потребителя на входы 35 второго канала 34, будет 5 передан на дешифраторы 14 и 15 через элементы И 22 и 20. Сигналы с выходов дешифраторов 14 и 15 через вторые входы элементов ИЛИ 17 и 18 пройдут на входы формирователей 5 и 6 для 1 О возбуждения требуемых координатных шин накопителя 7. В результате из накопителя 7 будет считано второе слово в соответствии с кодом адреса, поступившим на входы устройства. 15 Усиленное второе считанное слово поступит на первые входы коммутаторов 9, и 9. С помощью выходных сигналов преобразователя 16 , определяемых кодом адреса второго считан ного слова, прошедших через элемент И 19 на вторые входы коммутатора 92, считанное второе слово будет передано в регистр 101 второго канала 34.Регенерация считанной информации и (или) запись новой информации, поступающей на входы 32 и 36 устройства, происходит обычным образом.При совпадении кодов адресов обоих слов или при совпадении сумм поло ЗО вин несовпадающих кодов и, кай следствие ,при совпадении кодов на выходах преобразователей 16,1 и 16 обес" печивается приоритетное обслуживание устройств-потребителей. При этом приоритетность обслуживания задается уровнем управляющего сигнала, поступающего извне на вход 38 уст- ройства.При низком уровне управля-. ющего сигнала на входе 38 приоритет отдается первому устройству-потребителю; подключаемому к первому каналу 30 устройства, При высокбм уров. не управляющего сигнала на входе 38 приоритет отдается второму устрой 45 ству-потребителю, подключаемому к второму каналу 34 устройства. Если отдан приоритет какому-то, вполне определенному устройству-потребителю, то это означает, цто данное устройство-потребитель может произ 50 водить любые операции по обработке йнформации : считывать и (или) записывать информацию по заданному адресу накопителя 7, в то время как другое устройство-потребитель55 вообще не обслуживается. При ". этом на выходе 39 устройства появится высокий уровень напряжения, сигнализи 8рующий о произошедшем совпаденииадресных кодов или сумм их половина работа устройства происходит следующим образом.Поскольку коды адреса совпадаютили совпадают суммы их половин кодов, то на выходах преобразователей16,1 и 16 коды тоже совпадают. Этикоды, поступившие на входы схемы 21сравнения, приведут к появлению на еевыходе сигнала высокого уровня. Этотсигнал, поступив на выход 39 устройства, будет сигнализировать о произошедшем совпадении укаэанных кодови поступит на вторые входы элементовИЛИ 25 и 26 в качестве запрещающего уровня для элементов И 19, 20, 22,27, 28 и 29. В зависимости от прис"ритета, т.е. от уровня управляющегосигнала, на входе 38 через элементыИЛИ 25 или 26 будет передан толькоодин сигнал высокого уровня, в ре"зультате будет работать либо первый30, либо второй 34 каналы устройст"ва, Если на входе 38 присутствует сиг"нал низкого уровня, то на обоих входах элемента ИЛИ 26 и на его выходебудут сигналы низкого уровня, поэтому элементы И 19, 20 и 22 во второмканале 34 устройства будут заблокированы, и канал 34 не будет реагиро-,вать на код адреса, поступившего навходы 35. В противопожность этомусигнал низкого уровня со входа 38будет действовать через элемент НЕ 24и элемент ИЛИ 25 на элементы И 27-29в качестве разрешающего сигнала. Врезультате будет обслуживаться только устройство-потребитель, подключаемое к первому каналу 30 устройства. При наличии высокого уровня навходе 38 на входах элемента ИЛИ 25и, следовательно, на его выходе будутсигналы низкого уровня, поэтому первый канал 30 будет заблокирован, Вотличие от этого высокий уровень свхода 38 пройдет через элементИЛИ 26 в качестве разрешающего сигнала для элементов И 19, 20 и 22 вовтором канале 34, в результате будетобслуживаться только второе устройство"потребитель, подключаемое квторому каналу 34 устройства,Технико-экономическое преимущество предложенного устройства заключается в том, что оно обеспечивает режим оперативного измененияприоритетов работы, каналов устройства, тем самым позволяет изменять(процессоров ЭВМ), что расширяет область применения запоминающего устройства.формула изобретения 5Многоканальное запоминающее устройство, содержащее накопитель, формирователи адресных сигналов, формирователи разрядных сигналов, усилители воспроизведения, коммутаторы, 10 регистры слова, схему сравнения, преобразователи кодов адреса, регистры адреса, дешифраторы адреса, элементы И, элементы ИЛИ и первый элемент НЕ, причем входы первого и 15 второго регистров адреса являются адресными входами первого канала устройства, а выходы соединены. с входами первого преобразователя кодов . адреса, выходы которого подключены го к одним из входов схемы сравнения, входы третьего и четвертого регистров адреса являются адресными входами второго канала устройства, а выходы соединены с входами второго 5 преобразователя кодов адреса, выходы которого подключены к одним из входов первого элемента И и другим входам схемы сравнения, выход которой соединен с входом первого элемента НЕ, выходы первого и второго дешифраторов адреса подключены соответственно к одним из входов первого и второго элементов ИЛИ, выходы которых соединены соответственно с входами первого и второго формирователей адресных сигналов, выходы которых соединены с адресными входами накопителя, другие входы первого и второго элементов ИЛИ подключены соответственно к выходам третьего и четвертого дешифраторов адреса, входы которых соединены с выходами второго и третьего элементов И соответственно, одни из входов которых 45 подключены соответственно к выходам третьего и четвертого регистров адреса, входы усилителей считывания соединены с выходами накопителя, а выходы - с одними из входов первого и второго коммутаторов, выходы которых подключены соответственно к одним из входов первого и второго регистров слова, выходы которых соединены соответственно с одними из вхо 9 10дов третьего и четвертого коммутаторов, выходы которых подключены через пятый коммутатор к входам формирова" телей разрядных сигналов, выходы:которых соединены с разрядными входами накопителя, выход первого элемента И подключен к другим входам второго и четвертого коммутаторов, выход схемы сравнения, выходы и другие входы первого и второго регистров слова являются соответственно индикаторным выходом устройства, информационными выходами и входами первого и второго каналов устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет обеспечения возможности управления приоритетом каналов .устройства, оно содержит четвертый, пятый и шестой элементы И, третий и четвертый элементы ИЛИ и второй элемент НЕ, причем одни из входов четвертого, пятого и шестого элементов И подключены соответственно к выходам первого и второговегистров адреса и к выходам первого преобразователя кодов адреса, выходы четвертого, пятого и шестого элементов И соединены соответственно с входами первого и второго дешифраторов адреса и с другими входами первого и третьего коммутаторов, другие входы четвертого, пятого и шестого эле" ментов И подключены к выходу третьего элемента ИЛИ, первый вход которого соединен с выходом второго элемента НЕ, вход которого подключен к первому входу четвертого элемента ИЛИ, выход которого соединен с другими входами первого, второго и третьего элементов И, вторые входы третьего и четвертого элементов ИЛИ подключены к выходу первого элемента НЕ, вход второго элемента НЕ явля" ется управляющим входом устройства.Источники информации, принятые во внимание при экспертизе 1. Прангишвили И. В., Стецюра Г. Г. Микропроцессорные системы, М., "Наука", с, 13 41. 2. Авторское свидетельство СССРпо заявке У 2987190/18-2 Й,кл, 6 11 С 11/06 (прототип),953669 Г оставитель Т. Зайцехред М. Надь Гратилло,орректорЕ, Рощ филиал ППП "Патент", г. Ужгород, ул. Проектная Тираж 622рственного кизобретенийа, Ж, Рау Заказ 6285/78 ВНИИПИ Госуд по делам 113035, МоскПодписи митета СССР открытий ская наб., д. 4