Запоминающее устройство

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОУСКОМУ СВИ ЕТЕЛЬСТВУ Своз Советских Социалистических Республик(51)М. Кл.З 6 11 С 11/00 22) Заявлено 17,05,79 (2) 2768673/18-24 с присоединением заявки Йо(2 Э) П иоритетГосуяарстасниыЯ комнтет СССР. ве аеааи нзобрстеииЯ я атярытиЯ;6(088.8) Дата опубликования описания 280281(54) ЭАПОИИЮМОЩЕЕ УстРОЯСтВО Изобретение относится к заповеиаю-щим устройствам.Известны запоминакзцие устройства (ЗУ), одно из которых содвржкт двух" проводную матрицу ферритовых,сердечников, блок возбуждения адресных ли. ний, дешиФратор разрядных линий, формирователь разрядного тока, схему коммутации сигналов, усилитель считн- тЕ вания. Разрядные линии матрицы подключаются через дешифратор разрядных линий к формирователю тока и через схему коммутации сигналов к усилите. лв считывания попарно по мостовой схеме 11. ФНедостатком известного ЗУ является большая потребляемая мощность и большой объем оборудования в схеме дешифратора разрядных линий, которые обусловлены необходимостью воэбужде ния одновременно двух разрядных линий.Наиболее близким техническим решением к предлагаемому является запоми веющее устройство, содержащее двух- фф проводную матрицу ферритовых сердечников, Ьлок возбуждения адресных линий, формирователь разрядного тока, усилитель считывания; причем вход усилителя считывания соединен с вы ходом фсрьмрователя разрядного токаи входом деввфратора разрядных линий 2,Недостатком данного устройства является малое быстродействие и невысокая надежность работы нэ-за большойамплитуды помехи на входе уснлителлсчитываиил, которая представляет собой падение напрлжения на разряднойлинии н на дешифраторе разрядных линий нри протекании через ннх токавозбуждения. Длл подавления помехи вкачестве входного каскада усилителясчитывания используется специальнаясхема - схема подавления помехи типафпъедесталф, причем для подавленияпомехи с большой амплитудой требуется значительное время, что приводитК потере быстродействня ЗУ, и увеличивается помеха на выходе,схемы подавления помехи, что снижает .надежность работы ЗУ.Цела иэОбретения - повышение быстродействил и надежности работы ЗУза счет увеличения отношения сигналак помехе на входе усилителя .считывания.Укаэанная цель достигается тем,что в запоъенакщее устройство, содержащее двухпроводную запоминающую матрицу на феррнтовых сердечниках, адресные шины которой подключены к ад.ресному блоку, одни концы разрядныхшин соединены со входами первого дешифратора, а другие - с выходами вто рого дешифратора, вход которого подключен к выходу формирователя тока,соединенного с шиной нулевого потенциала, И усилитель считывания, введены интегратор, дифференциальный усилитель, источник опорного напряженияи датчик напряжения, причем входыдифференциального усилителя подключены соответственно к одному из выводовдатчика напряжения, соединенному свыходом первого дешифратора, и одному иэ вЫводов источника опорного напряжения, другие выводы которых соединены с шиной нулевого потенциала, выход дифференциального усилителя подключен ко входу усилителя считыванияи входу интегратора, выход которогосоединен с управляющим входом форми"рователя тока.Иа чертеже изображена структурная схема запоминакщего устройства.Устройство содержит двухпроводнуюзапоминающую матрицу 1 на ферритовыхсердечниках, адресный блок 2, служащий для возбуждения адресных шинматрицы 1, первый .3 и второй 4 дешифраторы, служащие для возбужденияразрядных шин матрицы 1, Формирователь 5 тока, выполненный в виде гене"ратора тока с малым выходным сопротивлением, усилитель б считывания, датчик напряжения, например резистор 7,источник 8 опорного напряжения, интегратор,9, дифференциальный усилитель 10, шину 11 нулевого потенциала,Усилитель б считывания содержитсхему 12 подавления помехи типа"пьедесталф, в качестве которой мо- ф).жет быть использован дифференцирующий элемент с управляемой постояннойвремени дифференцирования, и усилитель 13 с амплитудным дискриминатором с временным селектором, На вход14 усилителя б считывания, подаетсясигнал управления величиной постоянной времени дифференцирования, навход 15 - сигнал управления временным селектором.Входы усилителя 10 подключены к фоодному иэ выводов резистора 7, соединенному с выходом дешифратора 3, иодному из выводов источника 8, другие выводы которых соединены с шиной 11, Выход усилителя 10 подключен Ыко входу усилителя б и входу интегратора 9, выход которого соединен суправляющим входом Формирователя 5,выход которого подключен ко входу дешифратора 4. еОЗУ в такте чтения работает следую"щим образом,В исходном состоянии блок 2 идешифраторы 3 и 4 закрыты и тока нив адресных, ни в разрядных, шинах неч 65 На вход 14 подают высокий уровень, что соответствует малой постоянной времени дифференцирования в схеме 12 подавления помехи, на вход 15 усилителя 13 с временным селектором подают,низкий логический уровень, блокирующий прохождение информации на выход усилителя б считывания.Сначала возбуждаются дешифраторы3 и 4 и начинается процесс нарастаниятока в выбранной разрядной шине. Падение напряжения на резисторе 7 при протекании через него разрядного тока сравнивается на дифференциальном усилителе 10 с напряжением источника 8. Усиленная разность этих двух напряжений с выхода дифференциального усилителя 10 поступает на вход интегратора 9. Напряжение на выходе интегратора 9, поданное на управляющие вход формирователя 5 тока, засчет действия отрицательной обратнойсвязи стремится к такой величине, прикоторой выходной ток формирователя 5тока равен номинальномч значению разрядного тока, а падение напряжения на измерительном резисторе 7 равно напряжению источника 8, и толькотогда изменение напряжения на выходеинтегратора 9 прекращается, По окон- ., чании переходного процесса установления разрядного тока запускаетсяблок 2. Сумма адресного и разрядноготока, действукщая на выбранный сердечник в матрице 1, приводит к изменению его индукции и на разрядной шине наводится ЭДС, величина которой зависит от хранящейся в сердечнике информации, ЭДС сердечника вызывает отклонение разрядного тока от номи"нального значения и за счет действияобратной связи в формирователе 5 тока происходит процесс, направленный на устранение этого отклонения. Приэтом на выходе дифференциального усилителя 10 появляется сигнал, близкий по форме к дифференциалу от ЭДС сердечника, Резко увеличивая постояннуювремени дифференцирования в схеме 12 подавления помехи путем подачи низкого логического уровня на вход 14,на выходе схемы подавления помехи получают сигнал, полярность которогоопределяется хранимой в опрашиваемом сердечнике информацией. Этот сигнал поступает на вход усилителя 13 с амплитудным дискриминатором и временным селектором и одновременно на вход 15 подается высокий логический уровень, разрешающий прохождение информации на выход усилителя б считыванияПрименение изобретения позволяет значительно повысить быстродействие двухпроводного ЭУ типа 2,50 за счет уменьшения. интервала времени между подачей разрядного и адресного токов возбуждения и необходнмога для подавления помехи от разрядного тока,809365 формула изобретения / ВНИИПИТираж 65 а также увеличить надежность работы,ЗУ эа счет увеличения отношения сигнала и помехи на входе усилителя,считывания и стабилизации амплитуды токов возбуждения. Область устойчивой работы данного ЗУ в координатахнапряжений питания адресного и разрядного формирователей тока не уступаетобласти .устойчивой работы ЗУ с трехпроводной матрицей ферриовых сердечников; где для съема сигнала испольэу-ется третий провод - обмотка считывания. 3Запоминакюцее устройство, содержащее двухпроводную запоминающую матрицу на ферритовых сердечниках, адресные шины которой подключены к адресному блоку, одни концы разрядных Щ шин соединены со входами первого де,шифратора, .а другие - с выходами второго дешифратора, вход которого подключен к выходу формирователя тока,лнал ППП Патентф, Ужгород,ул,Проектная,4 ппп,патеяг зак, 2622" 6 6соединенного с шиной нулевого потен- .циала, и усилитель, считывания, о т;л и ч а ю щ е е с я тем, что, сцелью повышения быстродействия и на.дежности устройства, оно содержитинтегратор, дифференциальный усилитель,источник. опорного напряжения и датчик напряжения, причем входы дифференциального усилителя п(дключены соответственно к одному из выводов датчика напряжения, соединенному с выходом первого дааифратора, и одному иэвыводов источника опорного напряжения,другие выводы которых соединены с шиной нулевого потенциала, выход дифференциального усилителя подключен ковходу усилителя считывания и входуинтегратора, выход которого соединенс управляющим входом формирователя то-ка.Источники информации,принятые во внимание при экспертизе1. Патент США Ю 3673580, кл. 340;174, опублик., 1972,2, Патент СЯА Н 3462750, кл. 340174, опублнк. 1969 (прототип).