Матричный накопитель для постоянного запоминающего устройства

ОЮЗ СОВЕТСКИ ОЦИАЛИСТИЧЕСКРЕСПУБ/1 ИК 116 7/00 ОПИСАНИЕ ИЗОБРЕТЕ ТЕЛЬСТВ К АВТОРСКОМ 2 о- с(56) Патент СШАкл. С 11 С 11Патент ЕПВкл. С 11 С 17 У 4375085 О, опублик0088815, О, опублик 983 198 ЯН(57) Изобретен ычи сится кенно кки репроминающ от нтегр ьнои технике, а ным схемам электруемых постоянныхройств. Цель изобыстродействия н ости накопителя и, сле овышает его быстродейс азистные ретения - пкопителя. Дл дователь вие. 2 и я этого 5 5 ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР) МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛ О ЗАПОМИНАЮЩЕГО УСТРОЙСТВ накопитель содержит первые транзистры 12, 13 предзаряда, вторые транзиторы 4, 15 предзаряца, адресныетранзисторы 18, 19, транзисторы 16,17 стирания с соответствующими связями. В режиме стирания информации высоковольтное напряжение подается на вход30 стирания. Это напряжение передается одним из гранзисгоров 16, 17 в нужную секцию накопигеля, а однимиз гранзисгоров 18, 19 и гранзис горами 6, 7 выборки словна элекгроды сгирания (вгорые обкладки конденса горов 2) выбранных элементов 1 памяти, В результатестирание информации может быть произведено с использованием только одной Жспециальной шины на каждую строку.Уменьшение количества шин снижает па- ф фИзобретение относится к вычислительной технике, а именно к интегральным схемам электрически репрограммируемых постоянных запоминающих устройств.Целью изобретения является повьппение быстродействия накопителя.На фиг, 1 представлена электрическая схема накопителя, на фиг. 2 - временная диаграмма его работы.Матричный накопитель содержит элементы 1 памяти, состоящие из трех конденсаторов 2-4, первые обкладки 5 которых объединены, транзисторы Ь и 7 выборки слов, транзисторы 8 и 9 выборки разрядов,разрядные транзисторы 10 и 11, первая группа транзисторов 12 и 13 предзаряда, вторая группа транзисторов 14 и 15 предзаряда, 20 транзисторы 16 и 17 стирания, адресные транзисторы 18 и 19, разрядные шины 20 и 21, первые адресные шины 22 и 23, вторые адресные шины 24 и 25, входы 26 и 27 выборки разрядов, вхо ды-выходы 28 и 29, вход 30 стирания, три входа 31-33 синхронизации, входы 34 и 35 выборки слов, вход 36 записи-считывания.Конструктивно элемент 1 памяти представляет собой МДП-транзистор с плавающим затвором. Конденсатор 2 образован его плавающим и управляющим затворами, конденсатор 3 - туннельной областью и плавающим затвором, конденсатор 4 - областью истока и плавающим затвором, Объединенные первые обкладки 5 конденсаторов 2-4 являются плавающим затвором МДП-транзистора, 40Предлагаемый матричный накопитель работает следующим образом.При считывании в момент времени с на входы 31 и 32 подаются импульсы напряжения, в течение которых до 45 момента времени с происходит заряд разрядных шин 20 и 21 и первых адресных шин 22 и 23. При этом на первых обкладках 5 элементов 1 памяти наводится за счет емкости конденсатора 3 перепад напряжения положительной полярности. Величина этого перепада зависит от знака заряда, хранимого на первых обкладках 5, Если хранится положительный заряд, то при подаче на адресные и разрядные шины 20-23 напряжения положительной полярности величина наведенного перепада потенциала на обкладках 5 значительно больше аналогичной величины в случае хранения на обкладках 5 огрицательного заряда. В момент гэ на вход 36 подаетсяотрицательный перепад напряжения отуровня питания, который через адресный транзистор 18 при возбуждении егопо выбранному входу 34 передается напервую адресную шину 22,Если на обкладках 5 хранится положительный заряд, то отрицательный перепад напряжения передается на разрядную шину 20, Если на обкладках 5хранится отрицательный заряд, то отрицательный перепад напряжения с первой адресной шины 22 практически непередается на разрядную шину 20, Далее считанный сигнал с шины 20 черезтранзистор 8, управляемый по входу 26,передается на вход-выход 28 накопителя. После окончания действия импульсаотрицательной полярности в моментвремени с через транзисторы 10 и 11производится разряд шин 20 и 21 приподаче импульса по входу 23 для подготовки следующего акта считывания.В момент вермени С оканчивается действие импульса на входе 33.Интервалы времени с 6-с и с 7-с 8относятся к случаям полувыборки элемента 1 по входам 26 и 34 соответственно. Интервал времени ссв относится к случаю невыбора элемента1, В режиме стирания в момент времени с происходит подача сигналов выборки на входы 26 и 34 (высоковольтные сигналы), а также высоковольтныхсигналов на вход 36 и через транзистор 18 на выбранную шину 22. В момент времени с на входе 30 стиранияформируется высоковольтное напряжение, которое через открытые транзисторы 16 и 6 (шина 22 при этом уже заряжена черезтранзистор 8) передаетсяна шину 24. Одновременно с этим наразрядных шинах 20 и 21 первой секции формируется нулевой потенциал.При этом высокое напряжение стиранияприкладывается к конденсатору 2 выбранных элементов 1 памяти,Во всех выбранных элементах 1 памяти эа счет туннельного пробоя конденсатора 2 происходит накопление положительного заряда на обкладках 5,т.е, высокого логического уровня("1"). В момент времени гоканчивается, действие высоковольтного сигнала стирания, а в момент с 4 производится отключение выбранных элементов5 153116 1 памяти, В течение интервала времени с -г.4 происходит разряд шины 24 на вход 30, находящийся под нулевым потенциалом, а шины 22 на вход 36, также находящийся в это время под нулевым потенциалом, Начиная с момента времени сз до момента времени происходит повторение цикла стирания, в течение которого элемент 1 10 памяти и другие элементы 1 данной секции накопителя оказываются полу- выбранными по входу 34, а в течение интервала времени с-г они полуныбраны по входу 26, В течение укаэанных 15 интервалов времени не происходит изменение состояния элементов 1 памяти. После момента времени г, указанные элементы 1 находятся в невыбранном состоянии.20 После окончания действия импульса записи в момент с 1 происходит разряд разрядных шин 20 и 21 и второй адресной шины 22 через транзисторы 8 на входы-выходы 28 и 29 и вход 36. В момент времени с прекращается дейстние сигналов выборки на входах 26 и 34, В течение интервалов времени С 6-С и с -С происходит полувыборка тех же элементов 1 памяти по входам 26 и 34 соответственно, а после момента времени с элементы 1 оказываются в невыбранном состоянии. В течение всего -процесса записи на входе 30 поддерживается низкий потенциал, В полувыбранном и неныбранном состоянии в процессе записи не создаются условия для изменения информационного заряда элементов 1 памяти,Матричный накопитель для постоянного запоминающего устройства, содержащий секции памяти, каждая из которых состоит из элементов памяти, выполненных на трех конденсаторах, первые обкладки которых объединены, а вторые подключены соответственно к первым и вторым адресным шинам и к разрядным шинам накопителя, транзисторы выборки слов, истоки которых подключены к соответствующим нгорым адресным шинам накопителя, затворы - к соответствующим первым адресным шинам накопителя,исгоки транзисторов выборки слов каждой секции памяти накопителя объединены, соответствующие первые адресные шины всех секций памяти накопителя объединены, транзисторы выборки разрядов, стоки которых подключены к соответствующим разрядным шинам накопителя, затворы транзисторов выборки разрядов каждой секции памяти объединены и являются соответствующими входами выборки разрядов накопителя, истоки соответствующих транзисторов выборки разрядон нсех секций памяти объединены и янляются входами-выходами накопителя, разрядные транизсторы, истоки которых подключены к соответствующим разрядным шинам накопителя, отличающийся тем, что, с целью повьпдения быстродействия накопителя, он содержит первую группу транзсторов предзаряда, вторую группу транзисторов предзаряда, адресные транзисторы, а в каждой сек 40 В режиме записи в момент времениС происходит формирование адресныхсигналов выборки на входах 26 и 34.В момент времени с на вход 36 подают"25ся импульсы положительной полярности, а на входы-выходы 28 и 29 - высоковольтные сигналы записи (еслинеобходимо произвести запись низкогологического уровня ("0") в данный 30элемент 1 памяти) или нулевые потенциалы (если необходимо оставить элемент 1 в состоянии высокого логического уровня ("1". Эти сигналы передаются через транзсторы 8 и 9, открытые по входу 26, на разрядные шины 20 и 21 первой секции. В течениеинтервала времени с, -с происходитразряд шин 20, 22 и 24 до нулевогопотенциала, заряженных в процессепредыдущих обращений к накопителю,В момент времени с на вход 36 пода 2ется высокое напряжение, которое передается через транзистор 18 на шину 12. Сигнал записи на разрядных шинах 20 и 21 тех разрядов, где необходимо произвести запись логическогоуровня "0", передается на обкладки5. Для элемента 1 невыбранных строк;связанных с выбранной разрядной шиной 20, 21 (столбцом), на соответствующих первых адресных шинах 22 и 23ранее установлен нулевой потенциал.Для этих элементов 1 на обкладки 5 передается с второй обкладки конденсатора 4 значительно меньшее напряжение. При этом в невыбранных элементах1 памяти сохраняется существовавшийранее информационный заряд,Формула изобретения1 31169 гг фюфю Йг Йу ЙеЙвЙфвФт 4 ф й Ь а)статыдание (б)стирсюе рСоставитель С. КоролевТехред Л.Олийнык Корректор М.Шаров актор М,Бл аказ 7963/54 Тираж 558 ПодписноеНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород,Гагарина ции памяти транзистор стирания, стоккоторого соединен со стоками транзисторов выборки слов этой секции памяти, затвор соединен с затворами транзисторов выборки разрядов этой секции памяти, а истоки транэисгоровстирания всех секций памяти объединены и являются входом стирания накопителя, стоки транзисторов предзарядапервой и второй групп подключены кшине питания накопителя, затворы транзисторов предзаряда первой группы объединены и являются первым входом синхронизации накопителя, а истоки подключены к соответствующим разряднымшинам накопителя, затворы транэисторов предзаряда второй группы объединены и являются вторым входом синхронизации накопителя, а истоки соединены со стоками соответствующих адресных транзисторов и подключены ксоответствующим первым адресным шинам, затворы адресных гранэисгоров являются входами выборки слов накопителя, а истоки объединены и являютсявходом записи-считывания накопителя,затворы транзисторов разряда объединены и являются третьим входом синхронизации накопителя, а истоки подключены к шине нулевого потенциала накопителя.