Параллельный дешифратор на допол-няющих мдп-транзисторах”

ОПИСЕ ИЗОБРЕТЕНИЯ Сфез СоветскихСоциалистическихРеспублик 11798997 К АВТОРСКОМУ СВ ТЮЛЬСТВУ. Кл. 1 С 8/00 осударствениый комите СССР по делам. изобретений и открытийта опубликования опи ив 2 3.0 18 Баранов, Ю. М. Герасимов, А. Н. Кармазин ский Э.П.Савостьянов и В.П,Старенький 2) Авторыизобретения(71) Заявитель 4) ПАРАЛЛЕЛЬНЫЙ ДЕ 13 ИФРАТОР НА ДОПОЛНЯЮЦИ МДП-ТРАНЗИСТОРАХлоги. 5ы птаУ ра явля работы, выборки женное тчра то Изобретение относится к вычислительной технике и электронике и может быть использовано при построении микромощных интегральных запоминающих устройств ЭУ).Известны параллельные дешифратор на одноканальных МДП-транзисторах статического и динамического типа, содержащее логические ячейки, состоящие из параллельной группы транзисто ров и нагрузочного транзистора, на отношение размеров которых наЛожено ограничение 1 и 2).Однако эти дешифраторы отребляют значительную мощность в с тическом 15 режиме и непригодны для 3 на дополняющих МДП-транзисторах.Наиболее близким к предлагаемому является параллельный дешифратор на дополняющих МДП-транзисторах, содержадий логические ячейки, состоящие из группы параллельно соединенных транзисторов и коммутирующего транзистора р-типа, управляющего транзистора и транзистора обратной связи п-типа, 25 ,н логического элемента ИЛИ-НЕ,инвертор, одновходовой логический элемент ИЛИ (схему повторения) с задержкой причем стоки управляющего транзистора, транзистора обратной связи, груп пы параллельно соединенных транзисторов подкл.учены к первому входу ческого элемента ИЛИ-НЕ, вторые входыкоторых и затворы управляющих транзисторов объединены во всех ячейках и подключены ко входу логического элемента ИЛИ с задержкой, вход которого подключен к выходу инвертора и к объединенньк во всех ячейках затворам коммутирующих транзисторов, истоки которых подключены к шине питания, а стоки - к истокам параллельно соединенной гругпы транзисторов, истоки транзисторов обратной связи и управляющих транзисторов подключены к шине нулевого потенциала, затворы транзисторов обратной связи подключены к выходам логических элементов ИЛИ-НЕ, затворы транзисторов параллельной группы, объединенные по дешифраторной схеме, подключены к прямым или инверсным адресным шинам дешифратора,вход инвертора - к стробирующей шине дешиФратора 3).Недостатком известного дешифратоется низкая надежность егочто связано с возможностьюв нем ложных адресов, понибыстродействие и сложная струк.пологического чертежа, чтообусловлено наличием последовательюго соединения коммутирующего транистора и группы параллельно соединенных транзисторов . Кроме того, вдинамическом режиме при отсутствии:нижение потребляемой мощности, позы-аение быстродействия и надежности работы дешифратора и его упрощение,Поставленная цель достигается тем, юто параллельный дешифратор на дополняющих МДП-транзисторах, содержа; 1 ций логические ячейки, состоящие из группы параллельно соединенных тран-. зисторов р"типа,. управляющего транЗистора й-типа, транзистора обратной связи п-типа и логического элемента 26 ИЛИ-НЕ, логический элемент ИЛИ с зацержкой и первый инвертор, причем стоки всех транзисторов логической ячейки подключены к первому входу логического элемента ИЛИ-НЕ, истоки д обоих транзисторов п-тйпа в логических ячейках - к шине нулевого потенциала, а затвор транзистора .обратной связи и-типа - к выходу логического элемента ИЛИ-НЕ, вторые входы логических элементов ИЛИ-НЕ объединены во всех логических ячейках и подключе ны к выходу логического элемента ИЛИ с задержкой, шину питания, адресные и стробирующие шины, дополнительно содержит второй инвертор с задержкой и адресные логические элементы И-НЕ, причем затворы управляющих транзисторов,п-типа. всех логических ячеек объединены и подключены к выходу первого инвертора и к первому входу 40 логического элемента ИЛИ с задержкой, истоки параллельно соединенных транзисторов группы р-типа подключены к шине питания, затворы, объединен нце соответственно и подключены к 4 выходам адресных логических элементов И-НЕ, .первые входы которых подключены соответственно к прямым или инверсным адресным шинам дешифратора, вторые входы объединены и подключены к выходу второго инвертора с задержкой и ко входу первого инвертора, вход второго инвертора с задержкой и второй вход логического элемента ИЛИ с задержкой подключены к стробирующей шике дешифратора,На фиг. 1 приведена схема дешифратора на дополняющих МДП-транзисторах на фиг. 2 - временная диаграмма функционирования дешифратора.Схема дешифратора содержит логичес.0 кие ячейки 1 состоящие из группы параллельно соединенных транзисторов 2 р-,типа, управляющего транзистора3 й-типа,транзистора 4.обратной связи й-типа и логического элемента И ИЛИ-НЕ 5, стоки всех транзисторов 2, 3 и 4 в ячейке объединены и подключены к первому входу логического элемента ИЛИ-НЕ 5, выходы логических элементов 5 являются выходами б дешифратора, вторые входы логических элементов 5 объединены во всех ячейках и,подключены к выходу логического элемента ИЛИ с задержкой 7, первый вход которого и объединенные во всех ячейках затворы управляющих транзисторов 3 подключены к выходу первого инвертора 8, вход которого и объединенные вторые входы адресных логических элементов,И-НЕ 10 подключенык выходу второго инвертора с задерж-; кой 9, первые входы 11 адресных логических элементов 10 являются прямыми и инверсными адресными шинами дешифратора, вход 12 второго инвертора с задержкой 9, объединенный со вторым входом логического элемента ИЛИ с задержкой 7 является стробирующей шиной дешифратора, в логической ячейке 1 .истоки 2 транзисторов р-типа подключены к шине 13 питания, истоки транзисторов И-тина 3 и 4 - к шине 14 нулевого потенциала, затвор транзистора 4 обратной, связи .подключен к выходу логического элемента 5, затворы транзисторов группы 2 в различных логических ячейках 1 объединены по дешифраторной схеме и подключены к выходам адресных логических элементов И-НЕ 10.Временная диаграмма содержит вход" ной стробсигнал 15, адресный сигнал 16, управляющий сигнал на первом входе логического элемента ИЛИ с: задержкой 17, сигнал на затворах транзисторов параллельной группы 18, сигналы на первом и втором входах логического элемента ИЛИ-НЕ в ячейке 19 и 20, сигнал на выходе дешифратора 21.Параллельный дешифратор на дополняющих МДП-транзисторах работает следу" ющим образом.В исходном состоянии (режим невы- борки) управляющий сигнал на стробирующей шине 12 соответствует логической 1. На выходах всех адресных логических элементов 10 и первого инвертора 8 напряжения соответствуют также логической 1, в результате чего транзисторы группы 2 в каждой из логических ячеек 1 закрыты,а управляющие транзисторы 3 открыты, На первых входах всех логических элементов ИЛИ-НЕ 5 в ячейках (стоках транзисторов параллельной группы) напряжение соответствует логическому0 (выбранное состояние). Однако запрещающий сигнал логической 1 на вторых входах этих элементов, подаваемый с выхода логического элемента ИЛИ с задержкой 7, приводит к тому, что на всех выходах б дешифратора напряжения соответствуют режимуневыборки - логическому 0. Транзисторы 4 обратной связи во всех ячейках дешифратора закрыты,В режиме выборки на стробирующуюшину 12 подается сигнал, соответствующий логическому 0. Управляющиетранзисторы во всех ячейках закрываются. На вторых входах адресных логических элементов И-НЕ 10 потенЦиализменяется на логическую 11 и1 Ополовина шин дешифратора, связанных/с затворами транзисторов параллельнойгруппы, изменяет свой потенциал слогической .1 на логический ОфВ результате чего во всех ячейкахдешифратора 5; кроме одной вйбравной 15открывается хотя бы Однй иэ транзи.сторов параллельной группы и потенциал на первом входе элементов КЛИНЕ 5 этих ячеек устанавливаетСя равным логической 1(невыбранное сос- Щтояние). В одной выбранной ячейкетранзисторы группы 2,управляющий транзистор З,транзистор 4 обратной связизакрыты и напряжение логического .,0 на первом входе элемента ИЛИНЕ 5 сохраняется, После появленияразрешающего сигнала, соответствующегологическому фО, на выходе элемента ИЛИ с задержкой 7 (вторых входахэлементов 5) на выходе б выбраннойячейки устанавливается потенциал логической 1, а транзистор 4 обратной связи открывается, поддерживая,выбранное состояние ячейки. Для предотвращения появления ложных адресовнеобходимо, чтобы в невыбранных ячейках напряжение, соответствующее ло"гической 11, на первом входе элементов 5 установилось раньше, чем появится разрешающий сигнал логического 10 на вторых входах этих элемен 40тов. Это условие обеспечивается выбором требуемой задержки логическогоэлемента ИЛИ с задержкой 7. После подачи на стробирующую шину 45 12 сигнала, соответствующего логической ф 1(режим невыборки), в каждой из.невыбранных ячеек транзисторы параллельной группы закрывается, а управляющий транзистор 3 открывает ся. В результате чего на всех первых , входах элементов ИЛИ-НЕ 5 устанавливается напряжение, соответствующее выбранному состоянию - логическйй фОф Для предотвращейия появления ложных адресов необходимо, чтобы запрещающий сигнал логической ф 1 ф пришел на вторые входы элементов 5 раньше, чем разрешающий сигнал логического 0 аа их первые входы. Это условие обеспечиваетсяво-первых, под- еО ключеиием второго входа элемента ИЛИ с задержкой 7 к стробирующей шине 12 и, во-вторых, вь 1 бором-требуемой , задержки второго инвертора с задержкой 9.Правильный выбор задержки эле- И мента ИЛИ 7 и инвертора 9 предотвра/ щает появление ложных адресов и га" рантирует высокую надежность работы дешифратора. На практике логический элемент ИЛИ с задержкой реализуется последовательньак соединением элемента ИЛИ-НЕ и иивертора, инвертор с задержкой 9 - в виде последовательного соединения нечетного числа обычных инверторов (не больше трех),Снижение динамической потребляемой мощности в дешифраторе по сравнению с известным обусловлено следующим.Во-первых в режиме невыборки при/изменении адресных сигналов в дешифраторе перезаряжаются только вход. ные емкости адресных элементов И-НЕ 10, которые значительно меньше, чем емкости шин дешифратора, связаннйе с затворами транзисторов группы 2.Во"вторых, в режиме выборки в дешифраторе добиваются того, чтобы управляющие сигналы на затворы транзисторов группы 2 и управляющих транзисторов 3 приходилипрактически одновременно, устранив тем самым состав ляющую динамической мощности, связанную с протеканием сквозного тока через эти транзисторы.В предлагаемой схеме дешифратора в логических ячейках отсутствуют последовательно соединенные однотипные транзисторы р-типа. В результате чего при заданной площади ячейкивремя ее переключения в состояние логической единицы уменьшается приблизительно в 3 раза, что приводит к повышению быстродействия схемы в целом на 15-30. Логические ячейки предлагаемы-о дешибратора имеют более простую .структуру топологического чертежа, а дешифратор в целом при числе выходов более 32 содержит меньше, транзисторов, чем известный.формула изобретенияПараллельный дешифратор на дополняющих МДП-транзисторах/ содержащий логические ячейки, состоящие из группы параллельно соединенных транзисто" ров р-типа, управляющего, транзистора п-типа, транзистора обратной связи и-типа и логического элемента ИЛИНЕ, логический элемент ИЛИ с задержкой и первый инвертор, причем стоки транзисторов логической ячейки подключены к первому входу логического элемента ИЛИ-НЕ, истоки обоих транзисторов и-типа в логических ячейках - к шине нулевого потенциала, а затвор транзистора обратной связи п-типа - к к выходу логического элемента ИЛИ-НЕ вторые входы логических элементов ИЛИНЕ подключены к. выходу логического элемента ИЛИ с задержкой, шину питания, адресные и стробирующие шины, о т л и ч а ю щ и й с я . тем, что, с целью снижения потребляемой мощностиповышения быстродействия и надехности работы дешифратора, он содержитвторой инвертор с задержкой и адресные логические элементы И-НЕ, причем,.затворы управляющих транзисторов итипа логических ячеек подключены квыходу первого инвертора и к первому входу логического элемента ИЛИс задержкой, истоки параллельно соединенных транзисторов группы р-типаподключены к шине питания, затворы под-ключены соответственно к.выходамадресных логических элементов И-НЕ,первые входы которых подключены соответственно к прямым и инверснымадресным шинам дешифратора,вторые входы подключены к выходу второгоинвертора с задержкой и ко входу первого инвертора,вход второго инверторас задержкой и второй вход логическогоэлемента ИЛИ с задержкой подключенык стробирующей шине дешифратора.Источники информации,принятые во внимание при экспертизе1. Патент США 9 4048629,кл. 340-173, опублик. 1977.2. Патент США Р 3679911,кл. 307-251, опублик. 1972.3. Опоуава А. а 1 а 1 СМОБ 4 КЯа 11 с ВАМ, фТозп 1 Ьа Зеч 1 ею", М 110,7 ц - апД., 1977, р. 24, й 1 д. 4прототип).798997 17 Составитель Ю. ЯааковТехред Т.Маточка , Корректор Я. Швыдка Редакт Рогул Заказ 10079/76 лиал ППП ф 1 Патентфф, г, Ужгород, ул Проектная,Тираж 656 ВЯИИПИ Государственного ком по делам изобретений и 3035, Москва, Ж"35, Раушск