Устройство для считывания информации из матричного накопителя

Союз Советских Социалистических Веслублик(22) Заявлено, 240178 (21 2573117/18-24с присоединением заявки Ио 6 11 С 7/00 Государственный комитет СССР ио деяам изобретений и открытийОпубликовано 300980, рюллетень М 36 Дата опубликования описания 30.09. 80(54) УСТРОЙСТВО ДЛЯ СЧИТЫВАНИЯ ИНФОРМАЦИИ ИЗ МАТРИЧНОГО НАКОПИТЕЛЯ Изобретение относится к вычислительной технике и может быть использовано при построении интегральныхпостоянных запоминающих устройств.Известно устройство для считывания информации из матричного накопителя, содержащее транзисторы выборки и дешифраторы (1),При считывании информации ток,протекающий через запоминающий элемент, перезаряжает паразитные емкости, подключенные как к стоку, так ик истоку открытого транзисторавыборки, что ограничивает быстродействие. данного запоминающего устрой ства.Известно устройство для считывания информации, содержащее два дешифратора, транзисторы выборки, а также запоминающиеэлементы, организованные в виде матрицы (2),При считывании информации, хранимой в некотором запоминающемэлементе, ток, протекающий через этот эле мент йерезаряжает паразитные емкости, подключенные как к стоку,так и к истоку открытого транзистора выборки,что ограничивает быстродействие запоминающего устройства. 30 2Из известных устройств наиболее близким по технической сущности является устройство для считывания информации из матричного накопителя, используемое в интегральном запоминающем устройстве 3. Указанное запоминающее устройство содержит информационные транзисторы, организованные в матрицу, а также транзисторы соединяющие информационные транзисторы с выходом разрядной шивы и выполняющие Функции ключей. На затворы .информационных транзисторов сигналы подаются с выходов первого дешифратора, Затворы ключей транзисторов подключены к выходам второго дешифратора. При считывании информации, хранимой в некотором запоминающем элементе, если этому элементу соответствует информационный транзистор (записана 1 ф),ток, протекающий через этот транзистор, заряжает паразитные емкости, подключенные как к стоку так и к истоку ключевого транзистора, что уменьшает быстродействие этого запоминающего устройства.Целью изобретения является увеличение быстродействия устройства.Поставленная цель достигается)тем, что в устройство для считывания информации иэ матричного нако.пителя, содержащее ключевые транзис торы, стоки которых подключены,к шинесчитывания, истоки - к соответствующим разрядным шинам накопителя, а затворы"- к соответствующим управляющим шинам, шины выборки и нулевого .потенциала, введены элемент задержки и шунтирующий транзистор, сток которогоподключен к шине счйтывания, исток - к шине нулевого потенциала а затвор через элемент задержки - к шине выборки.На чертеже показана схема предлагаемого устройства для случая, когда информационные транзисторы организованы в матрицу, имеющую четыре строки и четыре столбца.Предлагаемое устройство содержит ключевые транзисторы 1-4, информа" ционные транзисторы 5-16, дешифраторы 17 и 18, элемент задержки 19, а также шунтирующий транзистор 20. Затворы информационных транзисторов, . расположенных в каждой строке в соответствии с кодируемой информацией, объединены между собой и подключены к выходам дешифратора 17. Например, в первой строке закодирована информация 0101, во второй - 1110 и т.д. Истоки всех информационных транзисторов 5-16 объединены и подключены к шине источника питания, Стоки информационных транзисторов, расположенных в каждом столбце, объединены и подключены к истоку соответствующего транзистора-ключа. Затворы транзисторов-ключей подключены к выходам дешифратора 18, а стоки их объединены и соединены с ши" ной 21 считывания, исток - с шиной нулевого потенциала, а затвор через элемент задержки 19 соединен с шиной 22 выборки, которая также подключена к дешифраторам 17 и 18, Ко входам дешифраторов подключены также адресные шины 23 и 26.Предлагаемое устройство Функционирует следующим образом,При наличии на шине 22 потенциала,близкого к Р, потенциал на всех выходах дешнфратора 17 близок к нулю,потенциал всех выходов дешифратора18 и затвора транзистора 20 близокк Е . В результате этого все ключевые транзисторы эакрйты,а шунтирующийтранзистор 20 открыт и потенциал шины21 считывания близок к нулю, Все информационные транзисторы 5-16 открыты и потенциал истока каждого тран"зистора ключа близок к. По приходууправляющего сигнала (нулевого потенциала) на шину 22 потенциалы всех,кроме выбранного, выходов дешифратоа 17 повышаются до 1 . Потенциалрвыбранного выхода дешифратора 1 ос17 остается близким к нулю. Потенциал выбранного выхода дешифратора 18 понижается до нуля и подключенный к немуключевой транзистор 1 открывается,а потенциалы остальных выходов этого дешифратора не изменяются. Приэтом если на пересечении выбранных5 столбца и строки отсутствует информационный транзистор(соответствует Одвоичной инФормации), то после поступления нулевого потенциала на шину 22и срабатывания дешифраторов. 17 и 18 Й вышеописанным образом емкость .27 выбранного столбца разряжается чеуез открытый транзистор-ключ, причем в течение времени прохождения Ф сигналачерез элемент задержки 19 разряд идет 15 на заземленйый полюс источника питания через открытый транзистор 20, ив это время шина 21 имеет потенциал,близкий к нулю, а остальное времяпосле закрытия транзистора 20 остав О шийся заряд на шине перераспределяется между емкостями 27 и 28, Приэтом время выбирается таким, чтобынапряжение на выходной шине 21 в конечном итоге не достигало порогасрабатывания выходной схемы, Еслиже на пересечении выбранных строкии столбца матрицы информационныхтранзисторов имеется информационныйтранзистор (что соответствует ф 1двоичной информации), то он открыт и ЗО протекающий через него ток стремится сохранить потенциал г, на шине емкости 27 и, кроме того, обеспечивает поступление тока на шину 21 считыванияЧерез время 1 после начала З 5 дешифрации транзистор 20 закрываетсЬ, после чего начинает расти потенциал на шине 21 и по достижении величины порога срабатывания выходнойсхемы последняя срабатывает, завер- Щ шая процесс считывания 11 информации запоминающего устройства. Засчет того, что параэитная емкость27 выбранного столбца предварительно заряжена до напряжения 6 и за времяразрядилась незначительно, время от момента срабатывания дешифраторов до срабатывания выходной схемы заметно уменьшается по сравнениюс прототипом.50 Как следует из расчетов при поро-ге срабатывания выходной схемы, равном ЦЬ, и времени задержки 11, =30 нс,;предлагаемое устройство по сравне-нию спрототипом имеет на 40 мень шее время считывания 1. При этомсигналы 1 Оф и ф 11 в предлагаемОмустройстве отличаются по амплитудене менее, чем в 2,5 раза, что обеспечивает надежное различениесигналов 1 и 0 в выходной схеме уст 1фо ройства.Таким образом, предлагаемое запоминающее устройство имеет болеевысокое быстродействие, чем известное 65 запоминающее устройство, что подтвер767834 Формула изобретения Составитель Ю.ушаков ячева ТехредА. Щепанская Корре,О,Била едактор Тираж 662рственного комитета Собретений и открытийЖ, Раушская наб.,ПодписиССР акаэ 7211/48 ВНИИПИ по д 113035, осу ам оск 4/ илиал ППП Патент, г, Ужгород, ул, Проектная,.ждается результатами расчетов, приведенными в описании. Устройство для считывания информации из матричного накопителя, содержащее ключевые транзисторы, стоки которых подключены к шине считывания, истоки - к соответствующим разрядным шинам накопителя, а эатворы- к соответствующим управляющим шинам, и шины выборки и нулевого потенциала, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства, оно содержит элементзадержки и шунтирующий транзистор,сток которого подключен к шине нулевого потенциала, а затвор через элемент задержки подключен к шине выборки.Источники информации,принятые во внимание нри экспертизе1. Авторское свидетельство СССРР 458036, кл. 6 11 С 11/40, 1975.2Авторское свидетельство СССРР 523455, кл, 6 11 С 11/40, 1976.3. Интегральные схемы на МДП-приборах. Пер. с англ, под ред,А.Н.Кармазинского. М., фМирф,1975,с. 439, рис. 7. 11 б (прототип) .