Усилитель считывания на моп-транзисторах его варианты

О П И С А Н И Е (и)883968ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическиеРеспублик(23)Приоритет Опубликовано 2311.81. Бюллетень43Дата опубликования описания 231181 аа делан кзабретеккй н атерытнй(54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ НА МОП-ТРАНЗИСТОРАХИзобретение относится к области запоминающих устройств и может быть использовано при создании постоянных запоминающих устройств, например, на лавинно-инжекционных транзисторах с плавающими затворами с электрической записью и ультрафиолетовым стиранием информации.Известны усилители считывания на4 МОП-транзисторах для матричного накопителя на лавинно"инжекционных тран 1 О зисторах с плавающим затвором 11 и 12.с Один из известных усилителей выполнен по схеме дифференциального усили 15 теля, причем к одному его входу через средства дешифрации подключена разрядная шина столбца матричного накопителя, к другому - опорный элемент, эквивалентный ячейке памяти 11 .Недостатком этого усилителя считывания является низкое быстродействие при работе с матричным накопителем на лавинно-инжекционных транзисторах с плавающим затвором, который характеризуется большими значениями емкостей разрядных шин и малыми токами ячеек памяти, при которых требуется длинный интервал времени для формирования ячейкой памяти на входе усилителя считывания перепада напряжения, достаточного для его переключения.Из известных усилителей считывания наиболее близким техническим решением к изобретению является усилитель считывания, содержащий МОП- транзисторы с первого по восьмой, причем стоки первого, третьего, пятого, шестого и восьмого транзисторов соединены с шиной питания, истоки второго и седьмого транзисторов подключены к шине нулевого потенциала, а затворы соединены между собой и с истоками третьего, четвер-того и восьмого транзисторов, исток и затвор первого транзистора соединены между собой, со стоком второготранзистора и с затворами третьегои четвертого транзисторов, стокчетвертого транзистора подключен кистоку и затвору пятого транзистора, сток седьмого транзистора соединен с истоком и затвором шестогои с затвором восьмого транзисторов 2Недостатком этого усилителя является низкое быстродействие. Например, при выборке ячейки памяти с логической единицей вслед за выборкойячейки с логическим нулем низкоебыстродействие обусловлено длительным интервалом времени, который необходим для ввода одного из транзисторов усилителя в проводящее состояние.Цель изобретения - повышение быстродействия усилителя считывания.Поставленная цель достигается тем,что в усилитель считывания на ИОП-тран-взисторах, содержащий первый, второйтретий, четвертый и пятый транзисторы,причем стоки первого, третьего и пятого транзисторов подключены к шинепитания, затвор первого транзисторасоединен со стоком второго транзистора, истоком первого транзистора и затворами третьего и четвертого транзисторов, исток третьего транзистораподключен к затвору второго транзистора и истоку четвертого транзистора, сток которого соединен с затвором и истоком пятого транзистора иявляется выходом усилителя, исток второго транзистора подключен к шине35нулевого потенциала, введены ключевой элемент и управляющий элемент, выполненный в виде транзистора, стоккоторого подключен к истоку четвертого транзистора, а исток и затворявляются соответственно информационным и управляющим входами усилителя, вход и выход ключевого элемента соединены соответственно со стокоми истоком четвертого транзистора,При этом ключевой элемент целесообразно выполнить на двух транзисторах, причем исток первого транзистора соединен со стоком и затвором второго транзистора, исток которого подключен к шине нулевого потенциала,затвор и сток первого транзистораявляются соответственно входом ивыходом ключевого элемента,Второй вариант усилителя считывания на ИОП-транзисторах отличается от первого тем, что в нем затворытретьего и четвертого транзисторовне соединены между собой, затвор второго и исток третьего транзисторов подключены к стоку четвертого транзистора, а не к стоку шестого и истоку четвертого транзисторов, как это сделано в первом варианте усилителя считывания. При этом затвор четвертого транзйстора соединен с шиной постоянного потенциала.Преимуществом второго варианта усилителя считывания является постоянство потенциала на затворе четвертого транзистора, связанного затвором с шиной постоянного потенциала, предупреждающее его падение за счет емкостной связи затвора и канала этого транзистора при уменьшении потенциала канала, происходящего при сбросе выходного напряжения при считывании кода единицы и снижение его проводимости, а также исключение влияния различий пороговых напряжений третьего и четвертого транзистора, неизбежно возникающих в ходе их изготовления, поскольку они в нем не имеют эквипотенциальных истоков и эквипотенциальных затворов.На фиг. 1 изображена принципиальная схема первого варианта усилителя считывания на ИОП-транзисторах, на фиг.2 - принципиальная схема второго варианта усилителя.Усилитель считывания на ИОП-тран-, зисторах по первому варианту (Фиг.1) содержит первый 1, второй 2, третий 3, четвертый 4 и пятый 5 транзисторы, являющиеся соответственно нагрузочным, логическим, ограничительным, разделительным и нагрузочными тран зисторами. Усилитель также содержит управляющий элемент на транзисторах 6, а также транзисторы 7 и 8, образующие ключевой элемент 9.Затвор и исток транзистора 1 обедненного типа и сток транзистора 2 обо. гащенного типа с высоким пороговым напряжением соединяются в узле 10, образуя выходной узел инверторного каскада. К нему подключен затвор транзистора 3 обогащенного типа и транзистора 4 обогащенного типа, истоки которых соединяются в узле 11, служащем входом инверторного каскада на транзисторах 1 и 2, К стоку транзистора 4 подключен затвором и истоком транзистор 5 обедненного типа, образуя выходной узел 12, являющийся выходом усилителя, С этим узлом связан также затвор транзистора 7 обогащенного типа с высоким83968, Ь 10 20 23 30 аа 43 Я И 5 8пороговым напряжением, подключенногостоком к узлу 11, а истоком - к стоку и затвору транзистора 8 обогащенного типа. Между входом 13 усилителясчитывания и истоком транзистора 4включен транзистор обогащенного типа 6, затвор которого является управляющим входом 14, служащий для управления записью (считыванием) . Истокитранзистора 2 и транзистора В соединены с шиной нулевого потенциала 15,Стоки транзисторов 1,3, и 5 подключены к шине 16 питания, Для совместной работы с матричным накопителемусилитель считывания подключается кнему таким образом, цто его вход13 соединен с шиной ввода (выводаматричного накопителя и посредствомсоединительных элементов в нем иблагодаря средствам дешифрации в конечном счете - к конкретной ячейке,памяти, состоящей, например из лавинно-инжекционного транзистора с плавающим затвором (не показаны),Усилитель работает следующим образом.В матричном накопителе выбранаячейка памяти с хранением кода единицы, и, следовательно, проводящаяток, затем выбирается ячейка памятис логическим нулем (непроводящая),а затем снова с логической единицей.Коду единица отвечает протеканиетока из входной цепи усилителя считывания в матричный накопитель. Этотток понижает потенциал на его шиневвода .(вывода) и на входе 13 усилителя считывания. Поскольку при считывании транзистор 6 постоянно включен высоким напряжением на входе 14,понижается потенциал и в узле 11. Приблизком к высокому пороговому напряжению транзистора 2 потенциале в узле 11 выходное напряжение инверторного каскада в узле 10 является высоким и включающим транзисторы 3 и 4.Вследствие проводимости транзистораи тока транзистора 5, выбранного меньшим тока незапрограммированного (всостоянии логической единицы) элемен"та памяти, напряжение в выходном узле 12 близко к напряжению в узле 11и недостаточно для включения элемента . Порог его включения долженбыть выше порогового напряжения транзистора 2, но ниже потенциала шиныпитания 16. Это напряжение недостаточно для включения транзистора обогащенного типа с высоким пороговым напряжением увеличенным эффектом от смещения потенциала его истока относительно потенциала подложки, равного обычно потенциалу шины 15, возникающего за счет транзистора 8 в диодном включении. Определяющим низкое напряжение на входе 13 усилителя считывания при проводящем элементе памяти является транзистор 3, установившееся значение напряжения на истоке которого несколько выше порогового напряжения транзистора 2. За счет этого превышения стабильное напряжение на его стоке ниже потенциала шины 16 питания и близко к запирающему транзистору 3 по затвору уровню. Это определяется отпирающим напряжением на затворе транзистора 3, вызывающим ток, уравновешивающий избыточный над током транзистора 5 ток ячейки памяти,Благодаря большой ширине канала и тому, что исток и затвор транзистора связаны инверторным каскадом на ,транзисторах 1 и 2, при увеличенииэтого избыточного тока входное напряжение меняет мало, так как для увеличения тока транзистора 3 достаточнонебольшого падения потенциала на затворе транзистора 2. Это падение потенциала многократно усиливается инвертором, имеющим большой коэффициент усиления из-за близости входного напряже"ния к пороговому и стабильной по току нагрузки и приводит к более существенному увеличению потенциалазатвора транзистора 3 которое вместе9)с уменьшением потенциала истока, хотяи значительно меньшим, намного увеличивает ток транзистора 3 в пологой области характеристики.В тот момент, когда выбирается не- проводящая ячейка памяти с кодом нуля, ток из входной цепи в матричныйнакопитель прекращается и токи трэнзистора 5 и транзистора 3 становятся неуравновешенными. Стабильное состояние непрерывного считывания единицы разрушается и начинается переход к нулевому состоянию. Эти нескомпенсированные токи приводят к почти моментальному небольшому скачку потенциала в узле 11, а также на входе 13 и на ши" нах в матричном накопителе, соединяющих входной узел со стоком ячейки памяти, увеличивающему ток тран:истора 2 и понижающему его стоковый потенциал. Понижение напряжения настоке транзистора 2 почти сразу жезапирает транзистор 3, который, благодаря значительной ширине канала,может иметь малое отпирающее напряжение, и транзистор 4, отсоединяющий транзистор 5 от узла 11 и входа3, позволяя увеличиваться его затвор - истоковому потенциалу в зыходном узле 12,Вклюцение элемента 9 при достатоц- бно высоком потенциале в выходном узле 12, ио меньшем потенциале шины 16питания является обратным по отношению к скацку потенциала на входе процессом и снова вводит транзистор 4 и 3транзистор 3 в проводящее состояние,Для устранения вносимых соединительными шинами с большими емкостями задержек, вызывающих колебательный неустановившийся процесс между вхо- . Идом 13 и истоком транзистора 4 - узлом 11. установлен транзистор 6, проводимость которого обеспечена в режиме считывания связью затвора с положительным входом 14, непрерывно имеющим высокий потенциал в режиме считывания (равный, например, потенциалушины питания 16) . При налиции транзистора 6 с определенной проводимостью переходной процесс не носит ко- зОлебательного характера, а исчерпывается некоторым превышением напряженияв выходном узле 12 его конечного значения и последующим почти незамедлительным возвратом к этому конечномузначению, близкому к порогу включения элемента 9, Такое выходное напряжение предпочтительно, потому что вобычном слуцае достижение заданногоуровня со стороны низких значенийиапрякения происходит с уменьшающейсяскоростью а в этом случае криваянарастания потенциала между низкимисходным значением и точкой на ней,соответствующей конечному значению,.являешься почти прямой линией.При этом конечном значении выходного напряжения ток нагрузки, который входит в элемент 9, а затем и вшину 15, несколько меньше тока принизком напряжении на выходе. Любое появление дополнительного тока заземления на ьходе 13 помимо текущего через элемент 9, например, приЫ переходе к единичной проводящеи ячейке памяти в матричном накопителе, почти незамедлительно отражается иа выходном потенциале благодаря тому, цто достаточно исключительно малого отрицательного перепада напряжения на входе, чтобы ширококанальный транзистор 4 был способен пропустить больший ток, от которого транзистор 5 резко уменьшил бысвой затвор-истоковый потенциал, который рассматривается как выходной.Сразу после выбора проводящего элемента проводимость транзистора 4 ещемала за счет того, что состояниеравновесия требует от него малоготока, равного току транзистора 5и элемента 9, и это изменениесовершается вначале медленно. Впоследствии оно протекает намного быстрее и весь переход требует времени20-40 нс. При этом проводимость транзистора 6, которая не должна бытьзначительной величиной, а иметьопределенный предел, предотвращающийколебания выходного напряжения присчитьвании нуля, при практическихзначениях емкостей соединительныхшин и параметрах транзисторов усилителя считывания имеет настольковысокую величину, цто она не влияетна скорость, с которой считывается кодлогицеской единицы. При переходе в единичное состояние из-за малого изменения напряжения иа затворе транзистора 2 он слабо изменяет свою проводимость и свой стоковый потенциал, и увеличение проводимости транзистора 4 осуществляется поцти исключительно благодаря изменению истокового, а не затворного потенциала. Напряжение на затворе транзистора 4 может даже незначительно понизиться иа время из-за емкостной связи затвора с каналом и слабости нагрузки транзистора, которая необходима для стабильности схемы при считывании логической единицы, Однако зто падение потенциала на затворе транзистора 4 не является существенно влияющим на задержку усилителя считывания. По истечении определенного времени разряда падение входного потенциала становится заметной для инвертора на транзистора 1 и 2 величиной и он возбуждает транзистор 3, ограничивающий входное напряжение на его наиболее низком уровне. Разница напряжений, отвечающих единичному и нулевому состояниям на истоке транзистора 3 составляет всего около 30 мВ.Усилитель считывания на МОП-транзисторах по второму варианту .содержит фиг. 2) те же транзисторы 1-8, что и по первому варианту (фиг. 1) . Затвор и исток транзис тора 1 обедненного типа в узле 10 соединены со стоком транзистора 2 с высоким пороговым напряжением для образования инверторного каскада, а также с затвором транзистора 3, 1 ф обогащенного типа, исток которого соединен с затвором транзистора 2. Исток транзистора 4 обогащенного типа соединен с узлом 11, его сток подключен к затвору и истоку транзистора 5 обедненного типа для образования выходного узла 12, являющегося выходом усилителя, К этому же узлу 12 подключены исток транзистора 3 и затвор транзистора 2, а также управляющий вход элемента 9, выход которого подключен к узлу 11, к которому также подключен сток транзистора 6 обогащенного типа. Исток транзистора 6 подключен ко входу 13, его затвор - фф к управляющему входу 14, служащему для управления записью (считыванием) Исток транзистора 2 соединен с шиной 15 нулевого потенциала. Стоки транзисторов 1,3 и 5 соединены с30 шиной 16 питания. Затвор транзистора 4 соединен с шиной 17 постоянного потенциала. При подключении к матричному накопителю вход 13 соединен с шиной ввода (вывода матрично- з го накопителя) не показана) и, посредством.ее, благодаря цепям дешифрации к конкретной ячейке памяти в нем,например, содержащей лавинноинжекционный транзистор с плавающим 40 затвором (не показаны).Пусть подключенная к шине ввода (вывода) матричного накопителя ячейка памяти не была запрограммирована и проводит. Ее ток вызывает разряд 4 ф и понижение потенциала шины ввода (вывода) матричного накопителя и вход 13 усилителя считывания. При проведении считывания потенциал вход 14 высокий и транзистор 6 прово- зв дитПри разряде входа 13 разряжается также узел 11, и транзистор 4 оказывается в проводящем состоянии, поскольку потенциал шины 17, к которому подключен его затвор, при работе ы выше его порогового напряжения. Ток транзистора 4 разряжает выходнойузел 12, так как транзистор обедненного типа 5 имеет ток, меньший тока ячейки памяти в единичном состоянии. Низкому потенциалу в выходномузле 12 отвечает высокий потенциал выходного узла 10 инверторного каскада на транзисторах 1 и 2. Этот высокий потенциал включает транзистор3, противодействующий падению потенциала выходного узла 12. В установившемся состоянии напряжение в выходномузле 12 несколько превышает высокоепороговое напряжение транзистора 2,за счет включения которого напряжение в узле 10 ниже напряжения на шине 16 питания и такое, что ток транзистора 3, определяемый потенциалом узла 10 на его затворе и потенциалом выходного узла 12 на его истоке, равен разности между током ячейки памяти и током нагрузочного транзистора 5. Этот ток лавинно-инжекционного запоминающего транзистора сплавающим затвором мал, поэтомуразделительный транзистор 4, на затворе которого потенциал ниже высокогопорогового напряжения транзистора 2,и следовательно, ниже потенциалана его стоке (узел 12) на некоторуюне являющуюся очень малой величину,имеющий обычно большую ширину канала,характеризуется очень малой степеньюотпирания и его истоковый потен"циал, почти равный потенциалу вход.ного узла, отличается от потенциала шины 17 постоянного потенциала на величину порогового напряжения и очень малую величину,Эта малаявеличина определяет малый ток тран"зистора 4, равный току ячейки памяти в единичном состоянии. Поскольку напряжение в выходном узле 12находится на самом низком уровнеи вблизи высокого порогового напряжения транзистора 2, то цепь заземления истока транзистора 4, включающая в себя элемент 9, тока непроводит. Когда вслед за этим осуществляется выборка ячейки памяти с логическим нулем, не проводящая тока, транзисторы 3 и 4, проводящие при выборке ячейки памяти с хранимой логической единицей, а первый момент продолжают проводить, вызывая заряд входа 13 через транзисторы 4 и 6.Вследствие уменьшающейся при заряде узла 11 проводимости транзистора 4его ток становится меньше тока нагрузочного транзистора 5. За счет этой разности токов происходит заряд транзистором 5 выходного узла усилителя считывания 12. Повышение потенциала в узле 12, с которым связан затвор логического транзистора инверторного каскада 2, понижает потенциал его выходного узла 10 и запирает транзистор 3, связанный затвором с 16 этим узлом. За счет продолжения процесса заряда выходного узла 12 нагрузочным транзистором 5, идущего благодаря повышению потенциала на истоке транзистораи значительному з уменьшению его проводимости по сравнению с этой величиной при считывании логической единицы, почти без препятствий, достигается порог включения элемента 9 и при его превышении он 26 начинает проводить. В истоковой цепи транзистора ч появляется дополнительный ток, который способствует уменьшению выходного напряжения. Благодаря транзистору 6 и подбору парамет- и ров его канала, новое состояние является стабильным и выходное напряжение в узле 12 превышает порог включения элемента 9 на величину, при которой его ток равен току транзис- зо тора 5. В установившемся состоянии ток элемента 9 равен току транзистора и равен току транзистора 5.Предлагаемый усилитель считывания его варианты) при применении его в схеме постоянного запоминающего устройства на и -канальных лавинно-инжекционных транзисторах с плавающими затворами имеют приблизительно вчетверо лучшее быстродействие, чем известный. Это позволяет ориентировочно, согласно произведенным на ЭВМ расчетам переходных процессов, повысить быстродействие этих устройств на 25-ч 0 без увеличения потребляемой ими мощности, а лишь только за счет более быстрого реагирования, усилителей считывания на сигналы ячеек памяти.Формула изобретения1, Усилитель считывания на МОП- транзисторах, содержащий первый, втоЫ рой, третий, четвертый и пятый транзисторы, причем стоки первого, третьего и пятого транзисторов подключены к шине питания, затвор первого транзистора соединен со стоком второго транзистора, истоком первого транзистора и затворами третьего и четвертого транзисторов, исток третьего транзистора подключен к затвору второго транзистора и истоку четвертого транзистора, сток которого соединен с затвором и истоком пятого транзистора и является выходом усилителя, исток второго транзистора подключен к шине нулевого потенциала, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия усилителя, он содержит ключевой элемент и управляющий элемент, выполненный в виде транзистора, сток которого подключен к истоку четвертого транзистора, а исток и затвор являются соответственно информационным и управляющим входами усилителя, вход и выход ключевого элемента соединены соответственно со стоком и истоком четвертого транзистора.2. Усилитель по п.1, о т л и ч а ющ и й с я тем, что, ключевой элемент содержит транзисторы, причем исток первого транзистора соединен со стоком и затвором второго транзистора, исток которого подключен к шине нулевого потенциала, затвор и сток первого транзистора являются соответственно входом и выходом ключевого элемента3. Усилитель считывания на МОП- транзисторах, содержащий первый, второй, третий, четвертый и пятый транзисторы, причем стоки первого, третьего и пятого транзисторов подключены к шине питания, затвор первого транзистора подключен к стоку второго транзистора, истоку первого транзистора и затвору третьего транзистора, исток которого соединен с затвором второго транзистора, исток которого подключен к шине нулевого потенциала, сток четвертого транзистора подключен к затвору и истоку пятого транзистора и является выходом усилителя, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия усилителя, он содержит ключевой элемент и управляющий элемент, выполненный в виде транзистора, сток которого подключен к истоку четвертого транзистора, а затвор и исток являются соответственно управляющим и информационным входами усили;теля, исток третьего транзистора подключен к истоку четвертого транзистора,затвор которого соединен с шиной постоянного потенциала, вход и выходключевого элемента соединены соответственно со стоком и истоком четвертого транзистора,Источники информации,принятые во внимание при экспертизе1. Патент Великобритании У 1523744,кл. С 4 А, опублик, 1978.2. Патент США Ю 4103189,кл. 307/270, опублик, 1978 прото-тип).