Преобразователь кодов

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(51)М. Кл.2 6 06 Р 5/02. с присоединением заявки Йо(23) Приоритет Государственный комитет СССР по делам изобретений и открытий(53) УДК 681.32553 (088 8) Дата опубликования описания 300680(54) ПРЕОБРАЗОВАТЕЛЬ КОДОВ 1Преобразователь кодов двоичнодесятичных в двоичные или двоичных в двоично-десятичные во всей области представления действительных чисел относится к циФровой вычислительной технике и может быть использован ввычислительных машинах и специализированных автоматических устройствах.Известно устройство для перекодирования дискретной инФормации, содержащее ячейки памяти и - разрядного двоичного кода, блок преобразования значений разрядов двоичного кода вразрядные весовые эквиваленты десятичной системы счисления, одно . декадный десятичный сумматор, узел оперативной памяти, блок считывания и преобразования кбда сумматора в заданный код, генератор опорных сигналов, временной распределитель сигна лов синхронизации и узел Формирования исполнительных команд 1).устройствтз реализует только Функцию преобразования положительных двоичных кодов в двоично-десятичные. 2 е Кроме того, это устройство имеет низкое быстродействие из-запоследовательного преобразования весовЫХ эквивалентов десятичной системы.счисления каждого двоичного разряда ЗО в число-импульсный код, равный несовому эквиваленту этого разряда и суммирования этого кода на последовательном десятичном сумматоре. Втземя преобразования этого устройсва зависит от разрядности"и вида преобразуемого кода.Средняя величина времени преобразования 30-ти разрядного двоичного кода и тактовой частоте 5 мГц равна1 мкс.Известен преобразователь двоичнодесятичного кода в последовательный двоичный код, содержйаий последовательный сумматор, коммутатор, входной регистр, распределитель.импульсов, триггер знака и логические элементы И и ИЛИ. Известный преобразова- тель реализует Функцию преобразования положительных и отрицательных двоично-десятичных кодов в двоичные 2).Однако, использование последовательного сумматора ведет к увеличению времени преобразования.Наиболее близким техническим решением к предлагаемому, испольэуюыим общий принцип преобразования, является преобразователь двоично-десятичного кода в последовательныйдвоичный код, содержаший регистр входногокода, триггер знака, распре- делитель импульсов, сумматор, регистр сумматора, дополнительный регистр, логические элементы И или ИЛИ и формиРователь поразрядных эквивалентов, информационные входы которого соединены с выходами регистра входного кода, а выходы - с первой группой входов сумматора. Выходы сумматора соединены входами регистра сумматора, выходы которого подключены к входам дополнительного регистра, выходы его соединены со второй группой входов сумматора, Управляемая группа входов формирователя подключена к выходам распределителя импульсов 13), 15Недостаток преобразователя заключается в том, что он осушествляет только преобразование двоично-десятичных положительных и отрицательных кодов в двоичные. 20Цель изобретения - расширение функциональных возможностей преобразователя за счет преобразования положительных и отрицательных двоичнодесятичных в двоичные и двоичных в двоично-десятичные коды.Укаэанная цель достигается тем, что преобразователь кодов содержит регистр входного кода со знаковым; разрядом, распределитель импульсов, сумматор, регистр и формирователь поразрядных эквивалентов, информационные входы которого соединены с выходами. регистра входного кода, а выходь 1 соединены с первой группой входов сумматора, вторая группа входов которого соединена с выходами регистра, управляющие входы формирователя и регистра подключены к выходам распределителя импульсов первый регистр сдвига сумматора, 40 второй регистр сдвига сумматора, дополнительный регистр, блок коррекции по переполнению и шифратор корректируюшего кода, входы которого соединены с выходами регистра, а выходы подключены к первой группе входов сумматора, входы второго регистра сдвига сумматора и четыре входа младших разрядов первого регистра сдвига сумматора соединены с соответствующими выходами сумматора, выход переноса со старшего разряда сумматора подклю чен ко входу старшего разряда первого регистра сдвига сумматора, последовательный вход второго регистра сдвига сумматора соединен с выходом младшего разряда первого регистра сдвига сумматора, выходы первого регистра сдвига сумматора соединены со входами регистра, выходы второго регистра сдвига сумматора соединены со входами дополнительного регистра, выходы которого подключены ко второй группе входов сумматора, выходы трех старших разрядов дополнительного регистра соединены с первым, вторым и третьим входом блока коррекции по переполнению, четвертый вход которого подключен к выходу старшего,разряда первого регистра сдвига сумматора, а выходы блока коррекции по переполнению подключены к первой группе входоа сумматора, дополнительный выход блока коррекции по переполнению подключен к дополнительному входу сумматора, управляющие входы шифратора корректирующего кода, блока коррекции по переполнению, регистров сдвига сумматора и дополнительного регистра соединены с выходами распределителя импульсов.На чертеже приведена блок-схема преобразователя..Преобразователь кодов содержит сумматор 1,формирователь 2 поразрядных эквивалентов, регистр 3 входного кода, распределитель 4 импульсов, первый регистр 5 сдвига сумматора, второй регистр б сдвига сумматора, дополнительный регистр 7, блок 8 коррекции по переполнению, шифратор 9 корректирующего кода и регистр 10,В табл. 1 приведены двоично-десятичные эквиваленты двоичных чисел..612 д 8ок 10а ф 1213х 142х 15ж 16о 1Й 18ю 19О 20 1111 1 1 1 . 11 11 11 1 11 111 1 11 1111111 111 1 111 1 1 1 1 11 1111111 1 1111 111, 11111 х 2223 ф 24 Е 25 Д 2627 28 111 11 1 11111 29 30 В табл, 3юиФратора кор В табл. 2 дана работа блкции по переполнению.Табл едставл ктируюы ,Таб а кор 0 0 0 0 0 0 0 0 0 0 1 О 1 О 1 1 О 1 О 1 0 О О О, О 1 01 О 0 0 0 О О О 1 О 0 1 0 0 0 0 0 0 0 0 О.1 ОО О 0 0 1 0 0 1 1 0 О 1 1 О 1 О 0 0 1 О 0 1 0 1 0 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 . 1 0 О О 0 Эапрещенныкомбинации 0 0744548 Табл, 4 иллюстрирует процесспреобраэования двоичногокода Т аблица 4 000 0 О О О 10000 10 6 -9 0 0744548 00001 1000 0001 9=1 0001 00010 0001000001 0100 0001 00010 0001 1.0=1 000100 00 01 0010 0001 ОООО 000010000100000 1001 0000 1001 000000000001001 00000 1001 0000 100 01001 00000 1001 11=0 0000 0 О 000 О 000000000 ОООО оооо 0000100000 1000 12=1 000.1 00001 0001 00001 оооо 13=1 ОООО 0 0 0 0 0 О 0 О 0 00000 а 0110 00000110 0 0 0 0,00000000110 00000 0110 0000 0110 00110 00000 0110 Преобразователь кодов работает следующим образом.Входы А разрядного сумматора 1 соединены через;шину А слагаемого с выходами формирователя 2 пораэряд ных эквивалентов. Количество выходов формирователя 2, а, следовательно, разрядность сумматора зависит тольк от разрядности преобразуемого кода, но не от его вида. Входы формирователя 2 .соединены с одной стороны с выходами регис-ра 3 входного кода,аспределителя выходов кото 0 345,66789,1010111213,1414151617,182021222324 1,2245,66789,1010111213,1414151617, 182021222324 0 0 0 0 10 0 0 0 0 1 1 0 0оооо с другой - с выходами4 импульсов, количест рого К - РЦ + 24 Т РЦ - количество циклов, равноеколичеству разрядов преобразованного кода;247- количество тактов в каждомцикле при преобразованиидвоичного кода в двончнодесятичный код.,ЩЩЩЦЦц.О,:, ,.:ДДЮМ.уь,;-, . Бйход каждого разряда сумматора с"учетЪм Переноса"сб старшего"разрядасоединена с входом соответствуюшегоразряда сдвигающего регистра 5 сумматора, четыре младших разряда егосоединены с соответствующими разрядами четырехразрядного сдвигаюшегорегистра б сумматора, Выход младшего разряда первого регистра 5 сумматорасоединен с последовательнымвходом второго регистра б сдвига.Выходы регистра 6 подключены к соответствуюшим входам дополнительного регистра 7, выходы трех старших" " разрядов которого соедйнены с входа-ми блока коррекции по переполнению8, Выходы Ь 0, сс с 1 схемы 8, черезшину А слагаемого соединены с входами А 1, А и А сумматора 1. ВыходыР блока коррекции по переполнейиюсоединены с входом Р сумматора 1,Все выходы первого регистра сдвига 5,за-исключением старшего разряда, соединены с входами регистра 10, старший разряд его подключен к четвертому входу блока 8. Выходы регистра10 подключены к входам шифраторакорректируюшего кода 9, а выходыслагаемого А соединены с соответствующими входами сумматора 1.В то же время выходы а, )осо (1 орегистра 7 и выходы а, Ь с 1, д(регистра 10, через шину слагаемогоЬ соединены с входами ВоВ( ю ВВьсумматора. Управляюшие входы регистров 5, б, 7, 10, схемы 8, а такжешифратОра 9 соединены с выходами распределителя 4,Работа предлагаемого преобразователя описана для случая преобразования двоичного кода в двоично-десятичный код.По команде 1 Вид преобразованияна вход распределителя 4 поступаетвходная частота (йб ), с помошью которой распределитель 4 вырабатываетколичество циклов, равное разрядности йреобразованного двоично-десятичного кода и в каждом цикле по 24 тактовых импульса, а также устанавливаются в нулевое состояние регистры5, б, 7 и 10,. Во время 1-го и 2-готактовых импульсов первого циклараспределителя импульсов опрашивается двоичный разряд регистра 3 с ве=сом 2 Формирователем 2. Одновременновыходы формирователя подключаютсячерез шины слагаемого,А на входы Асумматора 1, на входы В, через шиныслагаемого 9, подключаются выходырегистра 10 и .на дополнительный входР его подключается дополнительныйвыход Р блока 8. Таким образом, навыходе формирОвателя образуется дво-,ичный 4-х разрядный код (слагаемоеА ) для случая преобразования 30-тиразрядного двоичного кода, равный значению разряда с весом 2", Формирователь выполняет Функцию преобразовани я однов есовых единиц опрашив аемых разрядов в двоичный 4-х разрядныйкод. Если опрашиваемый разряд с весом 20 равен единице, то на выходеформирователя будет двоичный код,равный 0001, Слагаемое В равно ОООО,так как регистр 10 установлен в нулевое состояние.На дополнительном входе Р сумматора 1 также будет 0 ф, так какстарший разряд регистра 5, подключаемый ко входу Р сумматора 1-2 т распределителя импульсов через блок коррекции по переполнению 8 равен 0,Работа блока 8 поясняется таблицейистинности (табл.2). Следовательйо,на выходе сумматора 1 будет код 00001.Вторым тактовым импульсом (2 Т), четыре младших разряда сумматора записы ваются на первый регистр сдвига 5,третьим тактовым импульсом (ЗТ) производится одновременный сдвиг содержимого первого и второго регистровсдвига 5 и б на один разряд вправо.25 Таким образом, первый регистр сдвига5 окажется в нулевом состоянии, аединица младшего разряда пеоейдет встарший разряд второго регистра бсдвига. Четвертым тактом (4 Т) нулевое 30 состояние 4-х младших разрядов регистра 5 переписываются в регистр 10.Во время 5 и б-го тактов опрашиваютсядвоичные разряды регистра 3 с весами2", 24, 25, 28 29 212 2(5 2 ю2(7 220 2) 24 225 2 Ю 229т. е . в соответствии с табл. 1. Одновременно, выходы Формирователя под- ключаются через шины слагаемого Ана первую группу входов сумматора,на вторую группу входов поданы выходы регистра 10, как и пои опросеразряда регисгра 3 с весом 2 . Если .предположить, что все эти разрядыравны фединицамфф, то на выходеФормирователя будет код 1111, т,е.15 единиц выраженных двоичным кодом.Шестым тактовым импульсом содержимоесумматора переписывается в первыйрегисгр 5 сдвига. Седьмым производится сдвиг содержимого регистров 5 50 и б, т,е. содержимое регистра 5 равно 11100, а регистра б - 0011. Восьмым тактом содержимое 4-х младших. разрядов регистра 5 переписываетсяв регистр 10. Следовательно, содер жимое регистра 10 равно 1110. Во время 9 и 10-го тактовых импульсов опрашиваются разряды в столбце с 2первого разряда табл,1., Производится сложение содержимого регистра 10 60 и выхода формирователя. Результатзаписывается на регистр 5, Одиннадцатым тактом производится сдвиг регистров 5 и б, двенадцатым - запись .на регистр Ц13-14 Т опоашивается у столбец й 2 первого разряда и проФормула изобретения Преобразователь кодов, содержащий регистр входного кода со знаковым разрядом, распределитель импульсов, сумматор, регистр и Формирователь поразрядных эквивалентов, инФормационные входы которого соединены с выходами регистра входного кода, а выходы соединены с первой группой входов сумматора, вторая группа входов которого соединена с выходами регистра, управляющие входы Формирователя и регистра подключены к выходам распределителя импульсов, .о т л и ч а ю щ и й с я тем, что, с изводится сложение содержимого регистра 10 с выходами формирователя, Четырнадцатым тактом записывается результат сложения на регистр 5. Пятнадцатым тактом производится сдвиг регистров 5 и б Шестнадцатым производится запись содержимого регистров 5 и б на регистры 10 и 7.Таким образом, по шестнадцатому тактовому импульсу на регистрах 7 и 10 имеем информацию о количестве единиц в преобразуемом числе, выраженное двоичным кодом, величина которой для 30-ти разрядного двоичного кода не превышает 143. Теперь остается выделить из общего количества единиц количество единиц, ныраженное в двоично-десятичном коде. Эта операция выполняется следующим образом, Шифратор кооректирующего кода 9 вырабатывает три старших разряда корректирующего кода а, Ь,", с 1 и 20 три младших разряда Ь, со, йо. Работа шифратора 9 поясйяется таблицей интенсивности (табл.3). Входы шифратора постоянно подключены к выходам регистра 10. Во время 17 и 18-го 25 тактов выходы старших разрядов корректирующего кода, через шины слагаемого М подаются соответственно на входы Ао, А и А сумматора, на входы опопрежнему поданы выходы регистра 10, З 0 Происходит сложение 4-х старших разрядов двоичного кода количества единиц со старшими разрядами корректирующего кода. В это же время на вход Р сумматора подается сигнал переполнения с выхода Ро блока 8, если содержимое регистра 7 больше или равно 10-ти. Результат сложения, который не превышает 140 единиц, т.е. выход Р сумматора равен 0, записывается восемнадцатым тактом на,регистр 5, после которого выходы регистра 10 отключаются от шин слагаемого ЬНа время 19-23-го тактов подключаются выходы регистоа 7 через шины слагаемого Ь на входы В сумматора. ф 5 На время 19-20-го тактов, через шины слагаемогоЯ на входы А , А, и А суммато)а подаются соответстненно млад.- шие разряды корректирующего кода шифратора 9. Происходит сложение содер жимого регистра 7 с младшими разрядами корректирующего кода. Информация четырех младших разрядов сумматора двадцатым тактом записывается на регистр б, а выход Р сумматора записы вается в стаоший раэояд регистра 5. Двадцать первым тактом содержимое регистров 5 и б переписывается на регистры 10 и 7. Эта информация на оегистре 10 используется в следующем 60 цикле, а информация йа регистре 7 подвергается окончательной корректировке, т.е. происходит сложение содержимого регистра 7 с выходом схемы 8, Для чего, на время 22-23-го тактов у подаются выходы Ь , с , с 1 блока8 через шины слагаемого А соответственно на входы А А и А сумматора.Сумма, записывается 23 тактом на регистр б. Выход Р сумматора записывается в старший разряд регистра 5этим же тактом в случае, если в этовремя он находится н единичном состоянии. Двадцать четвертым тактом содержимое регистра б переписынается нарегистр 7, Эта информация представляет собой дноично-десятичный код тетрады единицПоследующие разряды вырабатываются аналогично, только бпрашинаемыеразряды регистра 3 соответствуюттабл.1.Преобразование дополнительногодвоичного кода производится аналогично прямому, за исключением того, чтона нход формирователя 3 подаетсяинверсный код преобразуемого числаи знак опрашивается во время 1-2 Тпервого циклаДля пояснения работыпреобразователя в режиме преобразования двоичного кода в двоично-десятичный рассмотрим пример преобразования двоичного кода 0.01101100111111(табл. 4),Положительный эффект предлагаемогоизобретения заключается в расширениифункциональных возможностей, т.е, ввозможности на одном устройстве преобразовывать как двоичные коды в двоично-десятичные,так и двоично-десятичнйе в дноичные во всей области представления действительных чисел.Оборудование и потребляемая мощность сократятся при этом примерновдвое, что влечет к повышению надежности устройства, Время преобразования двоичного кода в двоичнодесятичный сократится в 20 раз,Предлагаемый преобразователь кодовныполняет операцию преобразования30-ти разрядного двоичного кода вдвоично-десятичный за 50 мкс, .а 9-тиразрядный двоично-десятичный код вдвоичный эа 25 мкс при частоте задающего генератора 5 мГц,цельюрасширения функцйональных"нбзмэжностей за счет выполнения преоб=ЙВ 6 йГййя двоичного"-кода в двоичйодесятичный и "двоично-"десятичного кода в двоичный во всей области представления действительных чисел, он содержит первый регистрсдвига сум-, матора, второй регистр сдвига сумматора, дополнительный регистр, блок коррекции по переполнению и шифратор карректирувйегО кода," -входы кбторого соедийены с выходами регистра, а выхо дч подключены к первой группе входов сумматора, входы второго регистра "-"сдвига сумматора и четыре входа младших разрядовпервого регистра сдвига. "сумматорйсоединены с соответствую-, Ыими выходами сумматора, выход пе.рноса со старшего разряда сумматорй йддключен ко входу старшего разрядапервого регистра сдвига. сумматора,последовательный вход второго регистра сдвига сумматора соединен с вухо дом младшего разряда первого регист ра"сдвига сумматора, выходы первого регистра сдвига сумматора соединены со входами регистра выходы второго"рЕгйстра сдвига сумматора соединенысо входами дополнительного регистра,. выходкоторого подключен ко второй;группе входов сумматора, выходы трехстарших разрядов дополнительногорегистра соединены с первым,вторцм итретьим входом блока коррекции попереполнению, четвертый вход которого подключен к выходу старшего разряда первогорегистра сдвига сумматора, а выходы блока коррекции по переполнению подключены к первой группевходов сумматора, дополнительныйвыход блока коррекпии по переполнению подключен к дополнительному входу сумматора, управлявшие входы шифратора корректируюшего кода, блокакоррекции по переполнению, регистровсдвига сумматора и дополнительногорегистра, соединены с выходами распределителя импульсов. Источники информации,26 принятые во внимание при экспертизаАвторское свидетельство АЗССРР 228334, кл, 6 06 Р 5/02, 1968,2. Авторское свидетельство ССС9 543934, кл. С 06 Р 5/02, 1974.25 3. Авторское свидетель"тво СССРпо заявке Ф 2136416,кл.С 06 Г 5/02,1977 (прототип).744548 Составитель В.СубботийТехред О. Андрейко Корректор Г.Решетн актор А.Долинич каз 3792/11 ПППатент , г,ужгород, ул.Проектная,4 ил ЦНИИПИпо035, И ираж 751осударственноголам изобретенийква, Ж, Рауш Подписноеомитета СССРоткрытийая наб., д. 4