Комбинационный сумматор

Союз Советских иалистическиРеслублик Х АВТОРСКОМУ СВИДЕТЕЯЬСТ 61 Дополнительное т. свид-в 2) Заявлено 29,12,75 (21) 230 М, Кл. б 06 Г вки М п псоединением Совета Министров СССло делам изобретенийи открытий публиковано 30.08.77(71) Заявитель анрогский радиотехнический институт им. Калмыков МБИНАЦИОНЯЫИ СУММАТ(5 гд 0 0 при с( 1 при с=О со (с - 1) + ср(а,=О;- 2) при 1.свается нормальной ли оно получено пувозникающих в проостатков г, по форПредставление (1) наформой представления,10 тем разложения Лс и всецессе такого разложенимуле= тр(с+1)+ с+1) и ср(с) задас нормальной фор фибоначчиевой но наличие не м й единицы, Напр сла 83 имеет вид 15 где р Для сел в рактер каждо 20 ма чиа 1 Т Вес разряда 4 21 0 осударствеииыЙ комитет 3 Приоритет Дата опубликования опи Изобретение относится к вычислительной технике и предназначено для параллельного суммирования многоразрядных двоичных чисел.Известны параллельные комбинационные сумматоры с последовательным переносом, построенные на одноразрядных сумматорах и производящие суммирование чисел, представленных в обычной двоичной системе счисления 11.Недостатком таких сумматоров является невозможность суммирования многоразрядных чисел, представленных в двоичной фибоначчиевой позиционной системе счисления 21. В этои системе счисления любое натуралье число представляется в виде многочлена+ ас,ъ (1 - 1) + ас т ( - 2) + + + а,р(0), (1) Нормальная форма чис ла 83 0(гс(ср (с), отся соотношением (2). мы представления чисистеме счисления ханее одного нуля после имер, нормальная форпоказанный в табл. 1.Сложение двух цифр одноименных разрядов в двоичной фибоначчиевой системе счисления выполняется следующим образом:0+0= 00+1=11+0=11+1= 1001.Если в данном разряде слагаемых есть двеединицы, то в фибоначчиевой двоичной системе счисления, в отличие от традиционнойдвоичной системы счисления, наряду с переносом в следующий старший разряд имеется ещеперенос в младший разряд, отстоящий от данного на два разряда, что вытекает из рекуррентного соотношения (2),Р) +(1) =, (г) +(1 - 1) +, (1 - 2) == 9(1+1)+ (Р - 2),Отсюда следует, что при сложении двухмногоразрядных двоичных чисел, представленных в нормальной форме, возможна ситуация, когда в один разряд происходит два переноса: один со стороны предыдушего младшего разряда слагаемых, другой - со стороны старшего, отстоящего от данного на дваразряда,Следовательно, одноразрядный двоичныйфибоначчиевый комбинационный сумматордолжен содержать четыре входа: два входадля цифр данного разряда слагаемых и двавхода для цифр указанных переносов.Благодаря нормальной форме представления слагаемых невозможно поступление двухпереносов в любой разряд, когда оба слагаемых этого разряда равны единице, т. е. навходы одноразрядного сумматора не можетподаваться, в любом случае, одновременно более трех единичных сигналов.Практическая полезность фибоначчиевойсистемы счисления состоит в увеличении ошибкообнаруживающей способности и в возможности диагностики сумматора.Ближайшим аналогом изобретения можносчитать, например, комбинационный сумматор,содержащий в каждом разряде одноразрядныесумматоры, выходы суммы которых являютсявыходами разрядов сумматора 131.Недостатком такого сумматора является невозможность суммирования многоразрядныхчисел, представленных в двоичной фиббоначчиевой системе счисления.Цель изобретения - расширение функциональных возможностей комбинационного сумматора, заключающееся в выполнении дополнительной функции суммирования многоразрядных чисел, представленных в двоичнойфибоначчиевой системе счисления при сохранении функции суммирования многоразрядных двоичных чисел, представленных в традиционной двоичной системе счисления.Это достигается тем, что каждый с-й (1=1,2, , и) разряд сумматора дополнительно содержит логический узел и элемент И, шины-х разрядов слагаемых подключены к перво 5 10 15 20 25 Зо 35 40 45 50 55 50 65 му и второму входам логического узла соответствующего 1-го разряда сумматора, третий вход логического узла 1-го разряда - к выходу переноса одноразрядного сумматора ( - 1)-го разряда, а четвертый вход - к выходу элемента И соответствующего -го разряда сумматора. Первый вход элемента И 1-го разряда соединен с выходом переноса одноразрядного сумматора (1+2) -го разряда, а второй - с шиной управления. Выходы логического узла 1-го разряда подсоединен к входам одноразрядного сумматора соответствующего 1-го разряда, выход переноса одноразрядного сумматора 1-го разряда - к третьему входу логического узла (1+1) -го разряда и второму входу элемента И ( - 2) -го разряда,Логический узел каждого разряда содержит два элемента И и три элемента ИЛИ, Первый вход логического узла соединен с первыми входами первых элементов И и ИЛИ, вторые входы которых связаны с вторым входом логического узла, третий вход логического узла - с первыми входами вторых элементов И и ИЛИ, вторые входы которых соединены с четвертым входом логического узла. Выходы элементов И подключены к входам третьего элемента ИЛИ, выходы элементов ИЛИ являются выходами логического узла.На фиг. 1 представлена схема четырех разрядов комбинационного сумматора; на фиг, 2 - схема логического узла.Сумматор содержит шины (входы) 1 - 4 первого слагаемого, шины (входы) 5 - 8 второго слагаемого, шину (вход 9) управления; элементы И 10 - 13 (+2)-го, (1+1)-го, -го, (1 - 1)-го разрядов соответственно; логические узлы 14 - 17 (+2) -го, (+1)-го, -го, (1 - 1)-го разрядов соответственно, одноразрядные (комбинационные) сумматоры 18 - 21 (1+2) -го, (+1)-го, -го, ( - 1) -го разрядов соответственно, выходы 22 - 25 переноса, выходы 26 - 29 суммы.Логический узел включает в себя элементы И 30 и 31, элементы ИЛИ 32, 33 и 34.При сложении чисел, представленных в фибоначчиевой системе счисления в нормальной форме, сигналы соответствующих разрядов слагаемых поступают на входы 1 - 8.На управляющий вход 9, связанный с первыми входами элементов И 10 - 13, подается единичный сигнал, разрешающий прохождение сигналов с выходов 22 - 25 переноса со стороны старших суммируемых разрядов через элементы И 10 - 13 на один из входов логических узлов 14 - 17. На другие входы логических узлов поступают сигналы слагаемых соответствующего разряда и сигналы переноса со стороны младших разрядов.Каждый логический узел 14 - 17 осуществляет распределение сигналов, поступающих на его входы, между тремя входами соответствующего одноразрядного комбинационного сумматора, потому что при сложении чисел, представленных в фибоначчиевой системе счисления, из четырех входных сигналов лоТаблица 2 Десятичный эквивалент 21 13 8 5 3 2 1 1 1-е слагаемое 2-е слагаемое 0 1 0 0 1 0 1 0 0 1 0 0 1 0 1 011 111 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 0 Сумма1-е слагаемое2-е слагаемое 20 0 1 О 1 0 1 О 020 1 0 1 1 1 1 0 1 40 Сумма Введение дополнительных элементов и связей позволяет дополнительно производить операцию суммирования многоразрядных двоичных чисел, представленных в двоичной фибоначчиевой системе счисления, которая обладает способностью обнаруживать искажения двоичных комбинаций. гического блока единичное значение могут принимать одновременно не более трех сигналов,При сложении чисел, представленных в традиционной двоичной системе счисления, на управляющий вход 9 подается нулевой сигнал, запрещающий прохождение через элементы И 10 - 13 на вход логических узлов сигналов переноса со стороны старших суммируемых разрядов.На выходах 26 - 29 формируются сигналы результата суммирования двух чисел, представленных как в двоичной, так и в фибоначчиевой системах счисления.Примеры сложения многоразрядных чисел в фибоначчиевой системе счисления приведены в табл. 2 (здесь стрелками указаны переносы). Формула изобретения 1. Комбинационный сумматор, содержащийв каждом разряде одноразрядные сумматоры,выходы суммы которых являются выходамиразрядов сумматора, о т л и ч а ю щ и й с я тем,что, с целью расширения функциональных возможностей, каждый г-й (1=1, 2, , и) разрядсумматора дополнительно содержит логический узел и элемент И, шины 1-х разрядов слагаемых подключены к первому и второму входам логического узла соответствующего 1-горазряда сумматора, третий вход логическогоузла -го разряда подключен к выходу переноса одноразрядного сумматора (1 - 1)-го разряда, а четвертый вход - к выходу элемента Исоответствующего -го разряда сумматора,первый вход элемента И -го разряда соединен с выходом переноса одноразрядного сумматора (+2)-го разряда, а второй - с шинойуправления, выходы логического узла 1-го разряда соединены с входами одноразрядногосумматора соответствующего -го разряда, выход переноса одноразрядного сумматора -горазряда подключен к третьему входу логического узла (+1) -го разряда и второму входуэлемента И (1 - 2) -го разряда,2, Сумматор по и. 1, отличающийсятсм, что логический узел каждого разряда соЗО держит два элемента И и три элемента ИЛИ,причем первый вход логического узла соединен с первыми входами первы.; элементов И иИЛИ, вторые входы которых соединены с вторым входом логического узла, третий входко 85 торого подключен к первым входам вторыхэлементов И или ИЛИ, вторые входы которыхсоединены с четвертым входом логическогоузла, выходы элементов И подключены к входам третьего элемента ИЛИ, выходы элемен 40 тов ИЛИ являются выходами логического узла.Источники информации, принятые во внимание при экспертизе1. Карцев М, А, Арифметика цифровых ма 45 шип. М., Наука, 1969, с. 142, рпс, 2.1.2, Однородные цифровые вычислительные иинтегрирующие структуры, вып, 2, Таганрог,1974, с. 5 - 41.3. Букреев И. Н. и др. Микроэлектронные50 схемы цифровых устройств. М., Сов. радио,1975, с. 329, рис. 8.7,