Устройство для арифметической и логической обработки двоичных чисел

(84) УСТРОЙСТВОДЛЯ АРИФИ ЛОГИЧЕСКОЙ ОБРАБОГКИ ЕТИЧЕСКОЙОИЧНЦХ ЧИСЕ числитель ся при постого вынолработки двоциональныйализоватьработки тре йства яв,арифметиграничивании м известного устроо оно не нзализуетии сложения. Это оименения при построегических устройств. Изобретение относится к вь технике и может использовать роении устройств одновременн пения нескольких операций об ичных чисел. Известен управляемый функ модуль, который позволяет ре любые операции логической об двоичных чисел1. Недостатко ляется то, чт ческой операц ет область пр ариф метико-ло5Наиболее близким к изобретению по технической сущности является устройство, содержащее в каждом разряде два мультиплексора, элементы И, ИЛИ и ИСКЛЮЧАЙ ЮЩЕЕ ИЛИ. Управляющие входы мульти-щ щексоров попарно объединены и подклю- чены к информационным входам разряда, а их информационные входы - и управляющим входам устройства. Выход первого мультиплексора соединен с первыми входами первого и второго элементов И ипервого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,а вторые входы этих элементов подключены к выходу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого подключенык первому и второму входам переноса разряда и входам третьего элемента И, выходкоторого соединен с первыми входамн третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ичетвертого элемента И, вторые входы которых объединены с третьим входом второго элемента И и подключены к выходувторого мультиплексора. Выход четвертогоэлемента И соединен с третьим входомтретьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИн входом первого элемента ИЛИ, другойвход которого подключен к входу четвертого элемента И, а его выход являетсявыходом переноса. Входы второго элемента ИЛИ подключены к выходам первогоэлемента И и третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ а его выход является выходом переноса.3 9837Данное устройство реализует путем настройки любые операции типа С = Р 1(Х 1, Х 2 Х) + Р 2(Х 1, Х 2 Х) + РЗ(Х 1, Х 2 Х ), где Р (Х 1, Х 2, , Х) - произвольная логическая функция от И входных сигналов2.6Недостатками известного устройства являются сложность конструкции из-засложности схем формирования выходных сигналов переносаа также низкое быстродействие. Низкое быстродействие объясняется возможностью только последовательного распространения сигналов переноса между разрядами устройства, а так 15 же задержкой сигнала переноса в каждом разряде на время до 4 т, где т - время задержки одного логического элемента.Цель изобретения - упрощение и повышение быстродействия устройства для ариф. метической и логической обработки двоичных чисел.Поставленная цель достигается тем, что в устройстве для арифметической и логической обработки двоичных чисел, каж 25 дый разряд которого содержит мультиплексоры, элементы И, ИЛИ и ИСКЛКЗЧАЮЩЕЕ ИЛИ, причем управляющие входы устройства подключены к информационным входам мультиплексоров данного разряда устройства соответственно, одноименные управляющие входы мультиплексоров данного разряда устройства полярно объединены и подключены к информационным входам устройства соответственно, выход первого мультиплексора подключен к первым входам первого элемента И и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом результата данного разряда устройства, второй вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к вы О ходу второго элемента ИСКЛЮЧАЮЩЕЕИЛИ, входы которого подключены к входам переноса данного разряда устройства, выход первого элемента И подключен к первому входу первого элемента ИЛИ, второй ф 5 вход которого подключен к выходу второго элемента И, а выход первого элемента ИЛИ является выходом первого сигнала переноса из данного разряда устройства, в каждом разряде выход второго мультиппексора 50 является выходом второго сигнала переноса из данного разряда устройства, вход первого переноса данного разряда подключен к первому входу второго элемента И, второй вход которого подключен к выходу 55 второго элемента ИЛИ, входы которого подключены к выходу первого мультиплексора и к входу второго сигнала переноса 05данного разряда устройства соответственно, второй вход первого элемента И .подключен к входу второго сигнала переноса данного разряда устройства.На фиг, 1 изображена схема разряда устройства, на фиг. 2 - схема мультиплексора.Устройство (фиг. 1) содержит мультиплексоры 1 и 2, элемент И 3, элемент ИЛИ 4, два элемента 5 и 6 неравнозначности, блок 7 распространения сигнала переноса, выполненный в качестве примера на элементах И 8 и ИЛИ 9, информационные входы 10, две группы управляющих входов 11 и 12, два входа 13 и 14 переноса, выход 15 результата и два выхода 16 и 17 переноса.Схема мультиплексора (фиг. 2) содержит элементы И 18-25, ИЛИ 26, НЕ 27-о 9, управляющие входы 30-32, информационные входы 33-40 и выход 41.Одноименные управляющие входы мультиплексоров 1 и 2 попарно объединены и подключены к информационным входам 10 разряда, а их информационные входы подключены соответственно к группам управляющих входов 11 и 12. Выход мультиплексора 1 подключен к входам элементов И 3, ИЛИ 4 и элемента 6 неравнозначности, выход которого является выходом 15 результата, а его другой вход подключен к выходу элемента 5 неравнозначности, входы которого подключены к входам 13 и 14 переноса. Другие одноименные входы элементов И 3 и ИЛИ 4 объединены и подключены к входу 14 переноса. Выход элемента ИЛИ 9 блока 7 распространения сигнала переноса является выходом 17 сигнала переноса из данного разряда, а входы элемента ИЛИ 9 подключены к выходу элемента И 3 и выходу элемента И 8, входы которого подклю чены к выходу элемента И 4 и входу 13 переноса. Выход мультиплексора 2 является выходом 16 сигнала переноса из данного разряда.Схема устройства работает следующим образом.1На информационные входы 10 подаются одноименные разряды операндов А, ВЭ и С . На входы 13 и 14 переноса подаются сигналы переноса Е;и В. из предыдущего разряда. На группы уравляющих входов 11 и 12 подаются сигналы настройки соответственно И 1 - И 8 и И 9 - И 16. С выходов 16 и 17 снимаются сигналыпереноса в следующий разряд Е и Д, а с выхода 15-сигнал результата операцйи В;,5 983705С помощью сигналов И 1 - И 16 устройство может быть настроено на выполнение любой операции типа й = Г 1(А, В, С) + + Р 2(А, В, С) + РЗ(А, В, С). Для этого мультиплексор 1 должен быть настроен с помощью сигналов И 1-И 8 на выполнение логической функции Я я Г 1(А, В, С) + +Р 2 (А, В, С) + ГЗ(А, В, С), а мульти- . плексор 2 с помощью сигналов И 9-И 16 должен бьгть настроен на выполнение логической функции Е, = Г 1(А, В, С)Г 2(А, В, С) У Р 1(А, В, С)РЗ(А В С)Ч Г 2(А, В, С) РЗ(А, В, С).Для примера рассмотрим выполнение . операции й = А+В С+А, т.е. Г 1(А, В, С) = А, Р 2(А, В, С) = ВфС, ГЗ(А, В, С)- = А.Тогда мультиплексор 1 должен быть настроен на реализацию в нем логической функции й = А + ВС + А = (АВС чАВС)А Ч (АВС ч АВС) с А: АВС / (А У В ЧС) х 4 АЧ ВС) А = АВС ЧАВС = ВС.Мультиплексор 2 должен бьггь настроен на реализацию логической функции Ел = = АВСч А ЧАВС = А..Выходной сигнал переноса Е, а также1сигнал Я не зависят от входных сигнало переноса Ели рл л, а их значение опре деляется для любой заданной операции лишь набором входных переменных.В каждом разряде фактически происходит суммирование пяти двоичных, перемен ных: Р 1(А, В, С), Р 2(А, В, С), РЗ(АВ, С), Ел"-л и 3 л л. В зависимости от значе ния этих переменных в схеме разряда возможны только следующие комбинации выходных сигналов результата К,; и переноса Пв следующий разряд и П .1 во второй старший разряд схемы (т.еперенос через разряд):о 6 соседний старший разряд (см. правую часть таблицы). При этом сигнал Е формируется в схеме разряда мультиплексором 2 в соответствии с логическим выражением сигнала переноса цля случая сложения трех переменных (Г 1, Г 2 и ГЗ), а сигнал р в схеме формируется следующим образом; Ъ= р 1-Фрлч ал где а 1 = Ял.ьЕ 1, а Р= = КЧЕ;.функции 6 л и Рформируются в схеме разряда соответственно элементами ИЗ и ИЛИ 4. Логическая же зависимость З= = ). Р Ч 6 - есть условие распространения сигнала переноса ри описывает работу схемы сквозного переноса, реализованного в схеме разряда на элементах И 8 и ИЛИ 9. Распространение сигнала Рл междУ РазРЯдами УстРойства может быть осуществлено и с помощью других известных схем распространения переносов, например схемами параллельного переноса.Пусть, например, для рассматриваемой операции в разряде устройства А,; = В =+ Е,; = 101, т.е., как следует из левой части таблицы, П,; = 1, П, = 0 иЗф й;, = 1. Найдем представление сигналов1Пл и П через Е,; и Р, Имеем.,91 = ЯхфЕл = 1, так как В,; = Р 1, + Г 2,; + РЗ== 1 Е 1 = 1; Р = Вч Ел = 1 Ч 1 = 1.Тогда Э = Эл л Р/ 6; = 1. Следователь-,35 но, в схеме разряда устройства при заданной комбинации входных сигналов вмес. то выходного сигнала переноса П выра.батываются два сигнала Еи 3, Аналогично можно рассмотреть любые комбинации входных переменных разряда,Сложность схемы блока переноса в разряде данного устройства составляет четыре логических элемента (при сквозном расипространении сигнала переносарл ), блокпереноса известного устройства содержитвосемь логических элементов, Таким образом, выигрыш в оборудовании для одногоразряда составляет четыре логических эле 50мента. Кроме того, быстродействие предлагаемого устройства за счет соответствующего построения блока переноса выше,.чем быстродействие известного устройства.Это определяется тем, что сигнал Е залвисит только от переменньи А, В,; и С5и распространяется в схеме устройстватолько на вход (л + 1)-го разряда. Сигналже 9 является распространяющимся сигналом переноса, для межразрядной передачи л. П, л+л л О 0 О О О О 1 О О 1 О О О 1 1 О 0 1 0 О 1 1 1 1 таблицы,никогда не5позволяетвторой стар3 и Ев ак видно из левой части , .Это л во ами сигналы переноса Пивозникают одновременнопредставить перенос Пший разряд двумя сигнал7 983 которого Могут применяться любые схемы ускорения распространения переносов, Для В;разрядного .устройства в известном уст.ройстве время расйространения переносов составляет величину И 4 т, а в предла аемомусчройстве эта величина для схемы сквозногэ ререноса опредепяется выражением И 2 т, т.е, получаем выигрыш в быстродействии в два раза.О Формула изобретения Устройство для арифметической и логической обработки двоичных чисел, каждый,1 разряд которого содержит мультиплексоры, элементы И, ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, причем управляющие входы устройства под,ключены к информационным входам мультиплексоров данного разряда устройства соот ветственно, одноименные управляющие вхоДы мультиплексоров,данного разряда устрой.ства полярно объединены и подключены к информационным входам устройства соответ-. ственно, выход первого мультиплексора под-ключенк первым входам первого элемента И и первого элемента ИСКЛЮЧАЮШЕЕ ИЛИ, вйхой которого является выходом резуль-. тата данного разряда устройства, второй вход первого элемента ИСКЛЮЧАЮЩЕЕ ЗО ИЛИ подключен к выходу второго элемен-.А 1 Е;705 8та ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которогоподключены к входам переноса данногоразряда устройства, выход первого элемента И подключен к первому входу первогоэлемента ИЛИ, второй вход которого подключен к выходу второго элемента И, авыход первого элемента ИЛИ является вы-ходом первого сигнала переноса из данного разряда устройства о т л и ч а ю щ ее с я тем, что, с целью упрощения и. повышения быстродействия, в каждом разряде устройства выход второго мультиплексора является выходом второго сигнала переноса из данного разряда устройства,вход".первого переноса данного разрядаподключен к первому входу второго элемента И, второй вход которого подключенк выходу второго элемента ИЛИ, входыкоторого подключены к выходу первогомультиплексора и к входу второго сигналапереноса данного разряда, устройства соответственно, второй вход первого элементаИ подключен к входу второго сигнала переноса данного разряда устройства.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМ 275524, кл. 6 06 Е 7/00, 1970,2, Авторское свидетельство СССРЖ 842798, кл, (л 06 Р 7/38, 1979Кайданоа Решетн оррек 924/58, а Тираж 7 31ВНИИПИ Государственного комитпо делам изобретений и отк, Москва, Ж, Раушска исно та СССР 5 б. 113035 илиад Патент", г. Ужгород, ул, Проектн