Либерг

Номер патента: 1833919

Опубликовано: 15.08.1993

Авторы: Либерг, Фролова

МПК: G11C 29/00

Метки: оперативной, памяти

...Далее происходит считывание информации по всем адресам, в момент окончания которого в результате обратного опрокидывания триггера записи-чтения 2 сигнал с его инверсного выхода, пройдя через второй элемент ИЛИ 14 и второй демультиплексор 12, поступит на вход прямого счета и запишет единицу в счетчик кадров 4, В очередном кадре записи единица будет записана по первому адресу, так как блок сравнения 5 сработает в момент совпадения состояний счетчиков 1 и 4. По всем остальным ячейкам памяти будет записана нулевая информация,Такая последовательность работы будет соблюдаться до момента окончания первого цикла, то есть когда импульс с выхода прямого переноса счетчика кадров 4, пройдя через второй мультиплексор 16, не установит первый...

Номер патента: 1621020

Опубликовано: 15.01.1991

Авторы: Бохан, Либерг, Фролова

МПК: G06F 7/00

Метки: логическая, матрица, программируемая

...8, Дляобнаружения всех неисправностей вперечисленных элементах используютсятестовые наборы Т 1-Т 4, причем неисправности типа константного 0 навыходах первого регистра 5 сдвигаобнаруживаются на тестовом набореТ , неисправности типа константно 1 11го 0 на входах 10 - на тестовомнаборе Т, на тестовых наборах Тобнаруживаются константные " 1" напервых входах элементов 25 и 24, неисправности типа константного "0"на входах-выходах элементов 24на тестовом наборе Т 4 , неисправности типа константного "0" на входах-выходах элементов 25 - на тестовом наборе Т 4 . Остальные неисправности данного подмножества обнаруживаются двумя и более тестовыми наборами из Т-Т 4, Наличие неисправностей наблюдается на выходе 15,Во второе подмножество входят...

Номер патента: 1599852

Опубликовано: 15.10.1990

Авторы: Бохан, Либерг, Фролова

МПК: G06F 7/00

Метки: кодов, сравнения, схема

...элементов неравнозначности 4 по набору,поступающему из счетчика 7, и кодупеременной, поступающему на гРуппу 4 Овходов 10, формируется второй набор,на котором определяется значениефункции, модифицированной по переменной Х, на коммутаторе 2, На выходеэлемента 5 неравнозначности формиру 45ется значение булевой производной,поступающее на информационный входсдвигового регистра 6, Одновременнос этим двоичный набор со счетчика 7поступает ка информационные входы)Окоммутатора 3, управляющие входы которого подключены к группе входов 10,Если на данном наборе значение -горазряда счетчика 7 равно логической 1,то на выходе коммутатора 3 формируется сигнал логического О, который поступает на второй управляющий вход сдвигового регистра 6 (например,...

Номер патента: 1522192

Опубликовано: 15.11.1989

Авторы: Бохан, Либерг, Фролова

МПК: G06F 7/00, G06F 7/04

Метки: кодов, сравнения, схема

...Л-разрядный двоичный код,несущий информацию о том, по какимпеременным вычисляется булевая производная (при вычислении булевой производной по переменной Х В 1-м разряде кода - единица, в остальных разрядах - нули),При подаче счетных импульсов натактовый вход 1 О счетчик 3 формируетпоследовательность двоичных наборов 4 Она каждом из которых производится определение значения исходной функции(на коммутаторе 4). Группа элементовНЕРАВНОЗНАЧНОСТЬ 7 по набору, поступающему из счетчика 3, и коду перемен 45ной, поступающему на вторую группу2 входов, формирует второй набор, накотором определяется значение Функции, модифицированной по переменнойХ (на коммутаторе 5). На выходе элемента НЕРАВНОЗНАЧНОСТЬ 8 формируется значение булевой...

Номер патента: 1501043

Опубликовано: 15.08.1989

Авторы: Бохан, Дербунович, Либерг

МПК: G06F 11/26, G06F 7/52

Метки: умножения

...на выходе 12 устройства - 00.,00, На следующем шаге проводится проверка обоатных связей на замыкание линий. Для этого используются результаты предшествующей проверки, так как на выходах сумм сумматоров 2. четвертой строки все единицы, а на выходах переносов - все нули. Подав на вход 18 задания режима работы устройства сигнал "1", включаем обратную связь. Информация с выходов сумм и переносов сумматоров 2.х четвертой строки поступает на информационные входы сумматоров 11 первой строки. Через время Т считывается результат, который, если нет неисправностей, равен предыдущему, т,е, на выходах 10 и 11 устройства все единицы, а на выходе 1.2 устройства - все нули. Для проверки замыканий обратных связей на инверсных сигналах подается...

Номер патента: 1363477

Опубликовано: 30.12.1987

Авторы: Бохан, Кобец, Либерг

МПК: H03M 7/00

Метки: единиц, подсчета, числа

...Техред Л.Сердюкова орректор М.Максимишинец Заказ б 380/54 . Тираж 900Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д.4/5Производственно-полиграфическое предприятие, г Ужгород, ул. Проектная, 4 1 13Изобретение относится к вычислительной технике и может быть использовано для контроля двоичной информации.Цель изобретения - увеличение быстродействия устройства.На чертеже представлена схема устройства при числе входов устройства, равном шестнадцати.Устройство содержит информационные входы 1, сумматоры 2, полусумматоры 3, узлы 4 обработки информации и информационные выходы 5.Устройство работает следующим образом,На входы 1 подается двоичный код, число единиц в котором...

Номер патента: 1347167

Опубликовано: 23.10.1987

Авторы: Бохан, Дербунович, Либерг

МПК: H03K 3/84

Метки: генератор, псевдослучайных«, чисел

...2 сдвига, кроме первого, Дальше в устройстве генерируется последовательность псевдослучайных чисел в соответствии с реализуемым по- линомом, при этом в зависимости от текущего состояния щ-разрядного регистра 2 сдвига сумматор 3 по модулю два формирует сигнал, равный сумме) 10 15 20 30 35 40 4 б по модулю два логических значенийсигналов, находящихся в К разрядахрегистра 2 сдвига, входящих в цепьего обратной связи,При значениях содержимого любого,из первых щразрядов, кроме х-го,щ-разрядного регистра 2 сдвига,отличных от нуля, на выходе элементаИ 4 постоянно находится уровень логического нуля, а сумматор 3 по модулюдва реализует операцию суммированияпо модулю два содержимого всех К разрядов регистра 2 сдвига, входящих вцепь обратной...

Номер патента: 1322431

Опубликовано: 07.07.1987

Авторы: Бохан, Дербунович, Донец, Либерг, Фролова

МПК: H03K 3/84

Метки: генератор, кодов, псевдослучайных«

...частотой переключения. После окончания процесса заполнения блока 4 памяти на вход управления первого коммутатора 3 поступает сигнал управления, который отключает адресные входы блока 4 памяти от счетчика 2 и подключает их к блоку 1 формирования псевдослучайных чисел. На этом режим задания частоть; переключения каждого из разрядов генерируемых кодов завершается.В режиме генерации псевдослучайных кодов импульсы тактовой частоты, поступающие на шину 14 тактовых импульсов, обеспечивают формирование блоком 1 равномерно распределенных псевдослучайных чисел, поступающих на адресные входы блока 4 памяти, Код номера выхода устройства с выхода блока 4 памяти поступает на вход дешифратора 5 и обеспечивает возбуждение одного из его выходов,...

Номер патента: 1226532

Опубликовано: 23.04.1986

Авторы: Бохан, Дербунович, Кимарский, Кузовлев, Либерг, Черняк

МПК: G11C 29/00

Метки: интегральных, микросхем, памяти

...микросхемы",поступающих на его тактовый вход с.выхода формирователя 4 и после каждых К импульсов выдает импульс переноса, который (если задан режим измерения напряжений питания в процессе прохождения проверяющего теста)поступает через элементы И-ИЛИ 17на вход третьей группы счетчиков 9и изменяет их содержимое. С выхода генератора 23 напряжение помехи в виде белого шума поступает на пороговый элемент 24, который осуществляет формирование прямоугольных импульсов. Наличие импульса соответствует тому случаю, когда действующее напряжение суммы гармоник, образующих в совокупности белый шум, превышает значение порогового напряжения, Таким образом, на вход сброса в нуль третьего счетчика 21 через элемент И 25, если на его втором входе...

Номер патента: 1176336

Опубликовано: 30.08.1985

Авторы: Баженов, Беличенко, Дербунович, Либерг, Моисеев, Мызь

МПК: G06F 11/28

Метки: времени, выполнения, программ

...переходы яв-.ляются запрещенными. Разрешенныепереходы записываются в ППЗУ блока19 ассоциативной памяти.Пример построения графа переходовприведен на фиг.Зб, где 22,26,31,27,28,29 - метки сегментов. Переход отгегмента "26" к сегменту "22" является разрешенным переходом, а переход 1 11 ф 126 - 28 - запрещенным.Контроль в устройстве сводится к одновременному контролю длительности выполнения программы и соответствия выполняемых программой переходов графу переходов:.В начале каждого контролируемого сегмента происходит программное обращение МП-системы к устройству с помощью команд обращения к внешним устройствам, например, команда вывода ОИТ,Устройство для МП-системы является внешним. Связь между устройством и МП-системой происходит через...

Номер патента: 1144154

Опубликовано: 07.03.1985

Авторы: Бохан, Дербунович, Кимарский, Кузовлев, Либерг, Черняк

МПК: G11C 29/00

Метки: интегральных, микросхем, памяти

...с выходами генераторовимпульсов и одним из выходов пер-.вого блока управления, выход второ- З 0го формирователя управляющих сигналов является первым выходом устройства, первым входом которогоявляется вход одного из генераторовимпульсов, программируемый блок 35питания и датчик температуры, выходы которых являются соответственно вторым и третьим выходами устройства, триггер, выход которогоподключен к входу третьего формирователя управляющих сигналов,пульт управления, соединенный с первым и вторым блоками управления,первый счетчик и группы счетчиков,одни из выходов которых подключены соответственно к управляющимвходам первого и второго формирователей управляющих сигналов, программируемого блока питания и датчикатемпературы и к...

Номер патента: 1129655

Опубликовано: 15.12.1984

Авторы: Дербунович, Либерг

МПК: G11C 29/00

Метки: запоминающее, обнаружением, ошибок

...с шиной нулевого потенциала, второй вход первого ключа и управляющие входы накопителя являются управляющими входами устройства, контрольными выходами которого являются счетные выходы счетчика,На чертеже представлена функциональная схема предложенного устройства.Устройство содержит накопитель 1, первый 2 и второй 3 информационные регистры,адресный регистр 4, элементы ИЛИ 5, первый 6 и второй 7 блоки свертки по модулюдва, сумматор 8 по модулю два, счетчик 9с счетными выходами 10, элемент И - ИЛИ -НЕ 11, элемент И - НЕ 12, элемент И 13,триггер 14. На чертеже обозначены первый15 и второй 16 управляющие входы накопителя 1, Устройство содержит также первый17 и второй 18 ключи. Элементы И - ИЛИ -НЕ 11, И - НЕ 12, И 13 и триггер 14 могутбыть...