Устройство управления памятью

Номер патента: 1001100

Авторы: Безруков, Волкова, Запольский, Шкляр

Есть еще 1 страница.

Смотреть все страницы или скачать ZIP архив

Текст

Оп ИСАИИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскнкСоцналистнческинРеспублик6 06 Г 9/36 Гесударствентьа кнмнтет СССР пе делам нэейретеии н нтнрытий(72) Авторы изобретенн аявител 64) устРоЙстВо упрАВлкния пАматью т ньИзобретение относится к вычисли тельной технике и может быть использовано в микропрограммных устройствах обработки информации с многоуровневой организацией памяти.Известно устройство упрввления памятью, реализующее алгоритм замещения страниц ЫО (1 еаэй гесепй 1 у Оэед - наименее используемый в последнее время), содержащее ассоциативные регистры, связанные между собой так, что каждый из регистров может принять содержимое иэ верхнего соседнего регистра и одновременно передать свое прежнее содержимое в соседний нижний регистр. Входы верхнего ассоциативного регистра соединены с выходами центрального процессора и памяти, выходы нижнего ассоциативного регистра соединены с входами памяти Г 1 . 2 оНедостатком этого устройства яв" ляется то, что в нем реализуется алгоритм замещения Иц только для конкретного числа страниц. Необ-. ходимост,ь выключения страницы може возникнуть в случае обнаружения не исправности в оборудовании, связанном с данной страницей или в случае необходимости запретить уда ление из памяти данной страницы например, страница содержит системную процедуру, которая часто ис пользуется процессором) с целью ум шения времени на виртуальное преоб разование.Наиболее близким к предлагаемом по техническому решению является устройство, содержащее регистр сов падения страниц, схему замещения, дешифратор и блок памяти замещения вход которого соединен с выходомсхемы замещения, первый вход котор соединен с выходом регистра совпад ния страниц, первый вход которого соединен с первым входом устройства, выход блока памяти замещения соединен с входом дешифратора,выход которого соединен с пер 3 . 100110.дым. выходом устройства, Устройствоприменяется вЭВИ ЕСдля организации виртуальной памяти2 1.Известное устройство не позволяет реализовать алгоритм замещения1.РО для произвольного числа страницв случае возникновения такой необходимости. Алгоритм замещения ЫОза счет своей достаточно высокой эффективности и доступности аппара - 10турной реализации является наиболеераспространенным в системах с виртуальной памятью, Однако способ его реализации предполагает использованиежестко определенного числа страниц, 3 Фна которое рассчитана аппаратура,С другой стороны существуют два направления усовершенствования средствреализации алгоритма замещения РО;Первое направление - это приданиеалгоритму ЫО адапгивных свойств,т.е. возмождости изменять условия за-,мещения страниц в зависимости от требований конкретной вычислительнойсистемы или от характера выполняемых дпрограмм.Второе направление - использованиепринципиальной возможности алгоритма1.РО оперативно изменять число отслеживаемых страниц для повышения эффективности восстановления вычислительногопроцесса при сбоях или отказах памяти и аппаратуры переадресации.Оба направления представляют собойсущественное расширение функциональных возможностей известных устройств,реализующих алгоритм замещения ЫО,и осуществляются путем введения вуСтройство средств, отключающих илизапрещающих замещеняе произвольногофчисла страниц,Цель изобретения - повышение достоверности преобразования информациипутем реализации функции избирательного отключения страниц при выпол 45нении алгоритма замещения страницИО,Поставленная цель достигаетсятем, что в устройство управления памятью, содержащее регистр совпадения страниц, группу элементов И,блок памяти замещения и дешифратор, причем управляющий вход регистра совпадения страниц соединен с.первым тактовым входом устройства,выход регистра совпадения страниц ффподключен к первым входам элементов И группы, выходы элементов Игруппы соединены с входом блока па 0 4мяти замещения, вход дешифратораподключен к выходу блока памяти замещения, а выход - к выходу замещения устройства, введены блок управления и регистр отключения страниц, вход которого соединен с входом кода отключения устройства, первый информационный выход подключенк выходу отключения устройства,второй информационный выход - к первому входу блока управления, второй,третий, четвертый, пятый и шестойвходы которого соединены соответственно с выходом дешифратора, вторымтактовым входом, входами кода совпадения и сопровождения микрокомандыи третьим тактовым входом устройства, при этом первый, второй и третий выходы блока управления подключены соответственно к выходу призна"ка отключения устройства, информационному входу регистра совпадениястраниц и вторым входам элементов Игруппы,Кроме того, блок управления содержит два элемента И, три группыэлементов И, два элемента ИЛИ,группуалементов ИЛИ и триггер отключения,выход которого соединен с первымвыходом блока и первым входом первого элемента И, пятый вход блока подключен к второму входу первого элемента И, первым входам элементов Ипервой и второй групп и первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента Иа выход - с первым входом второгоэлемента И, второй вход второго элемента И подключен к шестому входублока, а выход - к третьему выходублока, первые и вторые входы элементов И третьей группы соединены соответственно с первым и вторым входа ми блока, а выход - с вторыми входамиэлементов И второй группы и входомвторого элемента ИЛИ, выход которогоподключен к информационному входутриггера отключения, а синхровходтриггера отключения соединен с третьим входом блока , четвертый входблока подключен к вторым входам элементов И первой группы, первые ивторые входы элементов ИЛЙ группысоединены с выходами элементов Исоответственно первой и второй групп,а выход элементов ИЛИ группы подключен к второму выходу блока.На фиг. 1 изображена структурнаясхема устройства управления памятью;5 1 ОО 1на фиг. 2 - функциональная схема блока управления; на фиг. 3 - примервыполнения групп элементов И; нафиг. 4 - пример реализации блокапамяти замещения; на фиг,5 - времен- зная диаграмма сигналов, управляющихработой устройства.Устройство управления памятьюсодержит регистр 1 совпадения страниц, группу 2 элементов И, дешифратор 3, блок 4 памяти замещения,блок 5 управления и регистр 6 отключения страниц (фиг. 1) . На чертеже также представлены первый тактовый вход 7, вход 8 кода отключения, 1 ювторой тактовый вход 9, вход 10 кода совпадения, вход 11 сопровождения микрокоманды, третий тактовыйвход 12, выход 13 замещения, выход 14 отключения и выход 15 признака отключения, Вход блока 4 соединенс выходом группы 2 элементов И, первый входкоторой соединен с выхо,дом регистра 1, первый вход которогосоединен с входом 7 устройства. Выход блока 4 соединен с входом дешифратора 3, выход которого соединен свыходом 13 устройства. Вход регистра6 соединен с входом 8 устройства, апервый выход соединен с выходом 14 зоустройства, Второй выход регистра 6соединен с первым входом блока 5, второй вход которого соединен с выходом дешифратора 3 и выходом 13 устройства, Третий, четвертый, пятый и шес- зтой входы блока 5 соединены соответственно с входами 9-12 устройства.Выход 15 устройства соединен с первымвыходом блока 5, второй выход которого соединен с вторым входом регист Вра 1, а третий выход блока 5 соединенс вторым входом группы 2 элементов И.Блок 5 управления (фиг. 2) содержит первый элемент И 16, первуюгруппу 17.элементов И, вторую группу18 элементов И, второй элемент И 19,третью группу 20 элементов И, триггер21 отключения, первый и второй элементы ИЛИ 22 и 23 и группу 24 элемен.тов ИЛИ.Блок 5 предназначен для управления работой устройства и организации отключения какой-либо страницы привыполнении алгоритма замещения страниц ЫО,реализованного в устройстве.Выход триггера 21 соединен с выходом15 устройства и первым входом элеЯмента И 16, второй вход которого соединен с входом 11 устройства и с первыми входами элементов И группы 17,1 ОО 6 группы 18 и элемента ИЛИ 22. Второй вход элемента 22 соединен с выходом элемента И 16, а выход соединен с пер" вым входом элемента И 19, Второй вход элемента И 19 соединен с входом 12 устройства, а выход срединен с входом группы 2 элементов И. Первый и второй входы группы 20 соединены соответственно с выходами дешифратора 3 и регистра 6, а выход группы 20 соединен с вторым входом группы 18 и входом элемента ИЛИ 23, выход которого соединен с первым входом триггера 21. Второй вход триггера 21 соединен с входом 9 устройства, выход группы 24 .соединен с входом регистра 1, вход 10 устройства соединен с вторым входом группы 17, выход которой соединен с первым входом группы 24. Второй вход группы 24 соединен с выходом группы 18.Группа 2 элементов И (фиг. 3) содержит и элементов И 2525 где и - число страниц, содержащйхся в устройстве, Группа 2 предназначена для получения сигналов, осуществляющих модификацию информации в блоке 4. Первый вход каждого элемента 251 ,25 соединен с соответствующим разрядным выходом регистра 1, а выход каждого элемента 25 соединен с входом блока 4. Вторые входы каждого элемента 25 соединены друг с другом и с блоком 5 управления.Блок 4 памяти замещения (фиг.4) содержит К триггеров 26 1, , 26 к ,и (и)где К: Блок 4 предназначендля хранения информации о последовательности обращений к страницам, позволяющей выделить страницу, наименее используемую в последнее время (алгоритм Ыц), Входы триггеров 26 соединены с выходами группы 2, а выходы триггеров 26 соединены с входом дешифратора 3, Обозначим триггеры 26 через Т; , где 11л, 2 оп . Они образуют треугольную матрицу, так как 1( 1.12 И Я1 т 1 Установочные входы Б всех триггеров строки 1. (Т 1+1 ТТ, ) соеди00 8 Устройство обработки, с которым соединено предлагаемое устройство, управляется микропрограммнс. Оно выполняет различные микрокоманды.Рассмотрим выполнение микро- команды А (фиг, 5), в которой осуществляется обращение к странице (микрокоманда В - это любая другая микрокоманда, реализуемая в устройст-ве обработки). Вход 11 предназначен для передачи сигнала о том, что выполняется микрокоманда А. В ходе выполнения любой микрокоманды устройство;получает тактовые импульсы ТИ 1, ТИ 2, ТИЗ, поступающие соответственно на входы 7,12 и 9. Регистр 6 доступен микропрограммно устройству обработки, Для записи и считывания из регистра 6 используется вход50 8 и выход 14 устройства, имеющие разрядность и, равную разрядности регистра отключения страниц. В случае, когда нет отключенных страниц, в регистре б все разряды равны "нулю".Рассмотрим работу устройства вИ этом случае.В течение всего времени выполнения микрокоманды А на входе 11 устройства присутствует признак 7 1 ОО 11нены между собой и также с входамисброса К всех триггеров столбца1 (Т,1 Т 21. .Т 1 11),Дешифратор 3 предназначен для дешифрации информации, поступающей из фблока 4, с целью определения страницы, наименее используемой в последнее время. Дешифратор возбуждаетодин из и выходов Г по следующемузакону:10МимТ 1 р 1 1 М(о1 м, м 1 ОФВозбужденный выход и определяет страницу по правилу замещения ЫО. Регистр 1 предназначен для хранения информации о последнем запросе какойлибо страницы. Разрядность регистраравна и разрядам, Единичное состояние 1-го бита говорит о том, что бы 20ла запрошена 1-ая страница. Регистр6 предназначен для хранения информации об исключении какой-либо страницы при выполнении алгоритма ИО,реализуемого устройством, Разрядность35регистра также равна и разрядам. Единичное состояние 1- го бита означает,что из алгоритма исключена страницаУстройство работает следующим об 30разом. 3микрокоманды А (единичный сигнал). Данный сигнал поступает на первый вход группы 17 (фиг, 2) и разрешает прохождение сигналов с входа 10 устройства на первый вход группы 24. На вход 10 (имеющий разрядность п, равную числу страниц, на которое рассчитано устройство) поступает информация о том, какая страница запрошена в микрокоманде А, Единичный сигнал указывает на запрашиваемую страницу, Сигналы с выхода группы 24 подаются на второй вход регистра 1 и записываются по ТИ, поступающему на первый вход регистра 1 с входа 7. Сигнал с входа 11 проходит через элемент 22 (фиг. 2) , поступает на первый вход элемента 19 и разрешает прохождение ТИ 2 с входа 12 через элемент 19 на второй вход группы 2. В группе 2 (фиг. 3) ТИ 2 подается на вторые входы элементов 25 и так как на первом входе одного из элементов 25 присутствует единичный сигнал с выхода регистра 1, то вырабатывается сигнал обновления, поступающий на вход блока 4 и производится его обновление. Новое состояние блока 4 дешйфрируется дешифратором 3, сигналы с выхода которого поступают на и разрядный выход 13 указывая, какая страница является кандидатом на удаление согласно алгоритму ЫО, Так как в регистре 6 все разряды находятся в нулевом состоянии (нет отключения), то на выходах элементов И группы 20 присутствуют нулевые сигналы, которые, проходя через элемент 23 записывают "нуль в триггер 21 по сигналу ТИЗ 1 с входа 9Пусть после микрокоманды А выполняется микрокоманда В. В этой микрокоманде на входе 11 присутствует нулевой сигнал, которы",с выхода триггера 21 блокирует элемент 16, поэтому на выходе элемента 22 появляется "нуль", так как на двух его входах присутствуют нулевые сигналы. Поэтому ТИ 2 с входа 12 не проходит через элемент 19 на второй вход группы 2 и она не вырабатывает сигнала обновления, поступающего на вход блока 4. Таким образом, в случае нулевого состояния регистра 6 в микрокоманде А производится изменение блока 4 согласно запросам страниц. В других микрокомандах В изменения блока 4 не происходит.,9 10011Рассмотрим работу устройства в том случае, если хотя бы один разряд (например К) регистра 6 равен единице. Микрокоманда А выполняется аналогично, т.е. происходит обновление 5 блока 4 согласно запросу страницы. Если же после обновления дешифратор 3 указывает, что кандидатом на удаление не является страница К, то сигнал на выходе группы 20 равен "нулю" и в результате триггер 21 не устанавливается в состояние "1", Это приводит к тому, что в следующей микрокоманде В не будет обновления блока 4. Если же после обновления дешифратор 3 указывает, что кандидатом на удаление является страница К, то выход соответствующего элемента И из группы 20 будет находиться в состоянии единица и по сигналу 20 ТИЗ с входа 9 триггер 21 устанавливается в состояние "1".В следующей микрокоманде В сигналы с выхода группы 20 через группы 18 и 24 подаются на вход регистра И 1. При этом сигнал на выходе элемента "16 равен "единице", так как триггер 21 установлен в состояние единица, тем самым разрешая прохождение ТИ с входа 12 на второй вход группы 50 2. В результате происходит обновление блока 4 по сгенерированному запросу от страницы К. После обновления код на выходе дешифратора 3 указывает на другую страницу т,е. триго Ф 35 гер 21 не установится в состояние единица и устройство не обновляет блок 4 в последующих микрокомандах типа В. Таким образом, устройство в микро- командах типа А осуществляет обновле"40 ние блока памяти замещения согласно запрашиваемой странице, а в микро- командах типа В осуществляет обновление блока 4 согласно сгенерированному запросу от отключенной страницы45 т,е. осуществляется обход отключенных страниц или, другими словами1 устройство не может указать на отключенную страницу с целью ее замещения,Если в регистре 6 установлено в единичное состояние более одного разряда ( отключено несколько страниц ) то устройство в микрокомандах типа В осуществляет обновление блока памяти замещения до тех пор, пока не будет указывать на страницу , которая не отключена. 00 10Выход триггера 21 является выходом отключения устройства, который используется для индикации или микропрограммного анализа с целью обнаружения того. факта, что устройство на закончило процесс отключения страниц. Удаление страницы возможно в случае, если триггер 21 сброшен в "нуль" Если в регистре 6 установлены в "единицу" все разряды, то устройство производит обновление матрицы замещения в каждой микрокоманде, т,е. будет реализован случайный алгоритм выбора страницы.Предлагаемое изобретение позволяет значительно расширить возможности применения алгоритма замещения страниц ИО. Расширение возможностей заключается в том, цто исключение иэ процедуры замещения кахих-либо страниц может обеспечить постоянное нахождение в памяти наиболее необходимых страниц, а исключение из замещения всех страниц приводит к реализации другого алгоритма замещения - со случайным выбором страницы, кото-, рый в определенных ситуациях может оказаться наиболее эффективным. Расширение возможностей заключается также в том, что при обнаружении ошибки в памяти или в списке замещаемых страниц данная строка списка замещаемых страниц или страница в памяти , содержащая ошибку ( если между ними существует однозначное соответствие), могут быть исключены из работы. Технико-экономический эффект изобретения по сравнению с базовым объектом ЕС, являющимся также прототипом, состоит в том, что за счет продолжения вычислительного процесса при выходе из строя части оборудования, связанного с переадресацией при обращении к памя,ти, увеличивается время наработки на отказ, а наличие адаптивных свойств позволяет устройству оптимальным образом настраиваться на обработку конкретного набора задач и тем самым увеличивать производительность ЭВМ,формула изобретения 1. Устройство управления памятью, содержащее регистр совпадения страниц, группу элементов И, блок памяти11 100 110 замещения и дешифратор, причем управляющий вход регистра совпадения страниц соединен с первым тактовым вхо-, дом устройства, выход регистра совпадения страниц подключен к первым входам элементов И группы, выходы элементов И группы соединены с входом блока памяти замещения, вход дешифратора подключен к выходу блока памяти замещения, а выход - к выходу замеще О ния устройства, .о т л и ч а ю щ е ес я тем, что, с целью повышения дос" . товерности, оно содержит блок управления и регистр отключения страниц, вход которого соединен с входом кода 15 отключения устройства, первый информационный выход подключен к выходу отключения устройства, второй информационный выход - к первому входу блока управления, второй, третий26 четвертый, пятый и шестой входы которого соединены соответственно с выха дом дешифратора, вторым тактовым входом, входами кода совпадения и сопровождения микрокоманды и третьим так з товым входом устройства, при этом первый, второй и-третий выходы блока управления подключены соответственно к выходу признака отключения устройства, информационному входу реги- Зв стра совпадения страниц и вторым входам элементов И группы.2. Устройство по и, 1, о т л и ч ею щ е е с я тем, что блок управлениясодержит два элемента Й, три группы элементов И, два элемента ИЛИ, группу элементов ИЛИ и триггер отклю 0 12чения, выход которого соединен с первым выходом блока и первым входом первого элемента И, пятый вход блокаподключен к второму входу первогоэлемента И, первым входам элементовИ первой и второй групп и первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И,а выход - с первым входом второго элемента И, второй вход второго элемента И подключен к шестому входу блока,а выход -третьему выходу блока, перпервые и вторые входы элементов И.третьей группы соединены соответственно с первым и вторым входами блока,а выход - с вторыми входами элементовИ второй группы и входом второго элемента ИЛИ, выход которого подключенк информационному входу триггера отключения, а синхровход триггера отключения соединен с третьим входомблока, четвертый вход блока подключен к вторым входам элементов И первой группы, первые и вторые входыэлементов ИЛИ группы соединены с выходами элементов И соответственно первой и второй групп, а выход элемен-,тов ИЛИ группы подключен к второмувыходу блока.Источники информации,принятые во внимание при экспертизе1. Патент США У 3806883,кл. 340-172,5, опублик. 1974,2. Гущенсков Б.Н. и др. Организация виртуальной памяти ЕС.-"Вопросы радиоэлектроники", сер. ЭВТ,вып. 13, 1976,(прототип).Составитель Г. ВиталиевТехред М. Коштура Корректор О. Бил Тиражвенногобретенийф, Ра Филиал ППП "Патент", г. Ужгород, уп. Проектная Редактор Н. Отащишина Заказ 1397/56 ВНИИПИ Государс по делам из 113035, Москва, 04 Подписноиитета СССРи открытийщская наб., д. 4/5

Смотреть

Заявка

3303638, 22.06.1981

ПРЕДПРИЯТИЕ ПЯ М-5339

ЗАПОЛЬСКИЙ АЛЕКСАНДР ПЕТРОВИЧ, ШКЛЯР ВИКТОР БОРИСОВИЧ, БЕЗРУКОВ ВЛАДИМИР АЛЕКСАНДРОВИЧ, ВОЛКОВА НАТАЛЬЯ АЛЕКСАНДРОВНА

МПК / Метки

МПК: G06F 9/36

Метки: памятью

Опубликовано: 28.02.1983

Код ссылки

<a href="https://patents.su/9-1001100-ustrojjstvo-upravleniya-pamyatyu.html" target="_blank" rel="follow" title="База патентов СССР">Устройство управления памятью</a>

Похожие патенты