Устройство управления памятью

ОПИСАНИЕИз , .я ц 947866К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик 61) Дополнительное н авт.22) Заявлено 24,09.80 (21 вид-ву 2985889/181 М Кп 3 6 06 Е 13/О ем заявки М 9 с присоедине (23) Приорите осулнрстеенный кочитет С т. С Р но елим нн 6 тетеннй и открлтнйОпублик ЗЗ УДК 681. 327Бюллетень М 9 28 ано 30078 Дата опубликования описания 300782 72) Авторы иэобретени С, Белков и Е,А к 11(71) Заявите 1 атч)т ч 541 УСТРОЙСТВО УПРАВЛЕНИЯ ПАМЯТЬ вычислиустройст 0 20 30 Изобретение относится к тельной технике, а именно к вам управления памятью.Известно устройство управления памятью, содержащее запоминающие блоки, сумматор и блок управления Ц,Известно т кг:с устройство управления памятью 2.Однако известное устройство имеет недостаточное быстродействие, так как оно допускает только одно обращение за один такт-запись или чтение. Выполнение каждой операции требует в общем случае три такта: чтение первого операнда, чтение второго операнда и запись результата.Цель изобретения - увеличение производительности устройства.Поставленная цель достигается тем, что в устройство управления памятью, содержащее запоминающие блоки и адресные кот 4 мутаторы, выходы которых соединены с адресными входами запоминающих блоков, а также сумматор и первый коммутатор чтения операнда, выход которого соединен с первым входом сумматора, введены второй коктмутатор чтения операнда, регистры первого и второго дескрипторов, дешифратор адреса записи дескрипторов и два коммутатора чтения дескрипторов, причем первый и второй входы управления чтением устройства соединены соответственно с управляющими входами первого и второго коммутаторов чтения дескрипторов и первыми входами первой и второй пар адресных коммутаторов, вход управления записью устройства подключен к вторым входам адресных коммутаторов и входу дешифратора адреса записи дескрипторов, выход которого подсоединен к управляющим входам регистров первого и второго дескрипторов, выходы которых подключены к информационным входам соответственно первого и второго коммутаторов чтения дескрипторов, выходы которых соединены с информационными входами Соответственно регистров первого и второгодескрипторов и с управляющими входами соответственно пер вого и второго коммутатора чтения операндов, а также первой и второй пар адресных коммутаторов и запоминающих блоков, выход второго коммутатора чтения операнда подключен к второму входу сумматора, выход которого соединен с информационными вхо- дами запоминающих блоков, при этом947866 Формула изобретения Устройство работает следУющим об- Устройство управления памятью,разом. 65 содержащее запоминающие блоки и ад выходы коммутаторов чтения операндов являются выходами устройства, а выходы запоминающих .блоков соединены с информационными входами коммутаторов чтения операндов.На чертеже приведена Функциональная схема предлагаемого устройства.Устройство содержит запоминающие блоки 1,1 - 1,4 .и адресные коммутаторы 2,1 - 2,4, выходы которых соединены с адресными входами 3 эапоми О нающих блоков 1, а также суматор 4 и первый коммутатор 5 чтения операнда. Выход коммутатора 5 соединен с первым вхоДом 6 сумматора 4.Устройство содержит также второй 15 коммутатор 7 чтения операнда, регистр 8 первого дескриптора, регистр 9 второго дескриптора, дешифратор 10 адреса записи дескрипторов и коммутаторы 11 и 12 чтения дескрипторов, Первый вход 13 и второй вход 14 управления чтением устройства соединены соответственно с управляющими входами 15 и 16 коммутаторов 11 и 12 и первыми входами 17 и 18 первой и второй пар коммутаторов 1,1-1,4. Вход 19 управления записью устройства подключен к вторым входам 20 коммутаторов 1,1-1,4 и входу 21 дешифратора 10. Выход дешифратора 10 подсоединен к управляющим входам 22 регистров 8 и 9. Выходы регистров 8 и 9 подключены к информационным входам 23 соответственно коммутаторов 11 и 12. Выходы коммутаторов 11 и 12 соединены с информационными 35 входами 24 и 25 соответственно регистров 8 и 9 и с управляющими входами 26 и 27 соответственно коммутаторов 5 и 7, а также управляющими входами 28 и 29 гервой и второй пар 40 адресных коммутаторов 1,1-1,4 и запоминающих блоков 2,1-2,4, Выход коммутатора 7 подключен к второму входу 30 сумматора 4, выход которого соединен с информационными входами 31 45 блоков 2,1-2,4, Выходы блоков 2,1-2,4 соединены с информационными входами коммутаторов 5 и 7. Выходы коммутаторов 5 и 7 являются выходами устройства. Регистр О служит для хранения первого дескриптора Д 1, регистр 9 - для хранения второго дескриптора Д 2, Дескрипторы Д 1 и Д 2 имеют следующий смысл (для каждого адреса ЗУ дескрипторы указывают):, 0 - информация находится в перД 1 вом блоке 2,11 - информация находится во втором блоке 2,20 - информация находится в третьД 2= ем блоке 2,31 - информация находится в четвертом блоке 2,4 В каждом такте по входам 13, 14 и 19 одновременно выдаются два адреса чтения и адрес записи. По адресам чтения производится выборка двух дескрипторов Д 1, Л 2 на выходах комму. таторов 11 и 12, определяющих размещение информации в запоминающих блоках, Эти дескрипторы воздействуют на управляющие входы блоков 2,1-2,4 и обеспечивают считывание информации по первому адресу А 1 на выходе коммутатора 5 и по второму адресу А 2 на выходе коммутатора 7. Одновременно дескрипторы Д 1 и Д 2 обеспечивают запись результата предыдущей операции с выхода сумматора 4 в незанятые чтением блоки 2. При этом Формируются дескрипторы 7 Д 1, 7 Д 2, указывающие размещение информации по адресу А 3. Эти дескрипторы заносятся в соответствующие разряды регистров 8 и 9 по адресу А 3, Таким образм, обеспечивается одновременное обращение по трем адресам А 1 - А 3 в каждом такте работы устройства, а именно два чтения и одна дублированная запись в незанятые чтением блоки 2. Очевидно, что структура устройства исключает возможность конфликтных обращений к блокам 2.Рассмотрим пример. Пусть по адресу А 1 считывается дескриптор Д 1 = 0 и по адресу А 2 - дескриптор Д 2 = 1, Эти дескрипторы указывают, что первый операнд находится в первом блоке 2,1, а второй операнд = в четвертом блоке 2,4, Дескриптор Д 1 обеспечивает грохождение адреса чтения А 1 в блок 2,1; по входу 29 этого блока определяет режим чтения, а по входу 26 коммутатора 5 обеспечивает формирование первого операнда на выходе блока 2,1Соответственно дескриптор Д 2 обеспечивает прохождение адреса чтения А 2 в блок 2,4; по входу 29 этого блока определяет режим чтения и по входу 27 коммутатора 7 обеспечивает выдачу второго операнда с выхода блока 2,4, Одновременно результат предыдущей операции поступает с выхода сумматора 4 по входам 31 в блоки 2,2 и 2,3 на запись. При этом дескрипторы. Д 1 и Д 2 обеспечивают прохождение адреса записи А 3 на входы этих блоков, а го входам 29 определяют режим записи в блоки 2,2 и 2,3. Наконец, по адресу А 3 производится занесение новых дескрипторов ЗД 1, Д 2 по адресу А 3 в регистры 8 и 9. На этом цикл работы устройства заканчивается.Таким образом, применение предлагаемогоустройства позволяет увеличить его производительность.947866 НИИПИ Заказ 5653/7 З Тираж 731 Подписи илиал ППП "Патент", г. Ужгород, ул. Проектная,ресные коммутаторы, выходы которыхсоединены с адресными входами запоминающих блоков, а также сумматор ипервый коммутатор чтения операнда,выход которого соединен с первымвходом сумматора, о т л и ч а ю - 5щ е е с я тем, что, с целью увеличения производительности устройства,оно содержит второй коммутатор чтения Операнда, регистры первого и второго дескрипторов, дешифратор адре Оса зайиси дескрипторов и два коммутатора чтения дескрипторов, причемпервый и второй входы управлениячтением устройства соединены соответственно с управляющими входамипервого и второго коммутаторов чтения дескрипторов и первыми входамипервой и второй пар адресных коммутаторов, вход управления записьюустройства подключен к вторым входам адресных коммутаторов и входудеаифратора адреса записи дескрипторов, выход которого подсоединенк управляющим входам регистров первого и второго дескрипторов, выходыкоторых подключены к информационнымвходам соответственно первого и .второго коммутаторов чтения дескрипторов, выходы которых соединены с информационными входами соответственно регистров первого и второго дескрипторов и с управляющими входами соответственно первого и второго коммутаторов чтения операндов, а также первой и второй пар адресных коммутаторов и запоминающих блоков, выход второго коммутатора чтения операнда подключен к второму входу сумматора, выход которого соединен с информационными входами запоминающих блоков, при этом выходы коммутаторов чтения операндов являются выходами устройства, а выходы запоминающих блоков соединены с информационными входами коммутаторов чтения операндов.Источники информации, принятые во внимание при экспертизе1. Патент США Р 4200927, кл. С 06 Р 9/00, 364/200, опублик. 1980.2, Мультипроцессорные системы и параллельные вычисления. Под ред. ф. Энслоу, "Мир.", 1976, с. 51, с. 96 1 посътотитт 1