Преобразователь кодов из системыостаточных классов b двоичныйпозиционный код

ОП ИСАНИЕИЗЬБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоеетскинСоциалистическиеРеспублик п 1813408 Ф.В Ь(51) М. Кл.з б 06 Г 5/02 Вкударстеенный кемнтет СССР ню делам нэебретеннй н открытнй(54) ПРЕОБРАЗОВАТЕЛЬ КОДОВ ИЗ СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ В ДВОИЧНЫЙ ПОЗИЦИОННЫЙ КОДИзобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах для перевода чисел, закодированных в системе остаточных классов, в двоичную позиционную систему счисления. 5Известен преобразователь кодов из системы остаточных классов в позиционный код, содержащий входной и выходной регистры, пирамиду сумматоров, блок хранения констант по каждому модулю и формирователи переносов 1.1 оНедостатком известного устройства является большой объем оборудования, приходящийся на один модуль. Из известных преобразователей кодов из системы остаточных классов в позиционный код наиболее близким к предлагаемому является преобразователь кодов из системы остаточных классов в позиционный код, содержащий входной регистр и три дешифратора, причем выходы разрядов первой, 20 второй и третьей групп входного регистра пОдключены ко входам соответствующих дешифраторов, преобразователь кода, выходной регистр, блок начальных условий, блок сдвиговых регистров, блок сравнения, счетчик и блок управления 2.Недостатком данного преобразователя является низкое быстродействие и большой объем оборудования.Цель изобретения - повышение быстродействия и уменьшение объема оборудования.Поставленная цель достигается тем, что в известный преобразователь, содержащий входной регистр и три дешифратора, причем выходы разрядов первой, второй и третьей групп входного регистра подключены ко входам соответствующих дешифраторов, дополнительно введены преобразователь кодов из системы остаточных классов в полиадический код, группа элементов ИЛИ элемент И, две группы элементов И, два элемента ИЛИ, три элемента задержки и сумматор, причем выходы дешифраторов подключены к соответствующим группам входов преобразователя кодов из системы остаточных классов в полиадический код, выход и первая и вторая группы выходов которого соответственно подключены к информационному входу элемента И, информационным входам элементов И первой груп 8 13 4085105 На чертеже представлена блок-схема уст пы и входам элементов ИЛИ, группы, выходы элементов ИЛИ которой подключены к информационным входам элементов И второй группы, выход элемента И через первый элемент задержки подключен к первому входу сумматора, выходы первого и второго элементов И первой группы подключены к первым входам элементов ИЛИ, выходы первого и второго элементов И второй группы подключены соответственно через второй и третьи элементы задержки ко второму и третьему входам сумматора, выходы третьего и четвертого элементов И второй группы подключены соответственно ко вторым входам элементов ИЛИ, выходы которых подключены соответственно к четвертому и пятому входам сумматора, выходы которого являются выходами преобразователя, управляющий вход элемента И и управляющие входы элементов И первой и второй групп соединены с первым, вторым и третьим входами преобразователя. ройства.Устройство содержит входной регистр 1, леши фр вторы 2, преобразователь 3 кодов из системы остаточных пластов в полиади. ческий код, группу элементов ИЛИ 4. элемент И 5, группы 6 и 7 элементов И, элементы ИЛИ 8, элементы 9 задержки, сумматор 10, управляющие входы устройства 11 - 13. Элементы задержки реализированы на элементах ИЛИ.На чертеже показан преобразователь кодов из системы остаточных классов в двоичный позиционный код для трех модулей: Р = 2; Р 4 = 3; Р = 5. Преобразователь может быть построен и для п-модулей.Входной регистр разбит на три секции, каждая секция предназначена для хранения одного разряда системы остаточных классов в двоичном коде. Количество разрядов определяется величиной модуля. Количество входов и выходов у регистра одинаковое. Регистр может быть реализирован на триггерах. Выходы регистра поразрядно подсоединены к дешифраторам 2. Дешифраторы предназначены для получения кода системы остаточных классов, представленного в однопозиционном коде. Если во входном регистре информация представляется в одно- позиционном коде, то необходимость в дешифраторах отпадает. Преобразователь 3 служит для преобразования чисел А, представленных в системе остаточных классов в полиадический код: А = а + а Р + а 5 Р 5 Р.Преобразователь может быть реализован на логических элементах И, ИЛИ. Преобразование осуществляется за один такт.При поступлении первого тактового импульса по входу 11 значение коэффициента а 4 поступает на вход элемента 9 задержП 30 35 40 45 ки, реализованного на элементе ИЛИ. При поступлении второго тактового импульса по входу 12 формируется произведение а Р и результат подается на вход соответствующих логических элементов ИЛИ 8. При поступлении третьего тактового импульса по входу 13 формируется произведение а Р 4 Р 4 и результат подается на вход соответствующих логических элементов ИЛИ 8 и 9. Логические элементы ИЛИ 8 и задержки 9 служат для передачи значений произведений в двоичном коде на вход сумматора 10. При конкретной системе модулей Рг = , Р 4 -- 3, Рз = 5 для представления полученного двоичного кода требуется 5 двоичных разрядов.Сумматор 10 предназначен для последовательного суммирования произведений а, аР, аР 5 Р . При выбранной системе модулей время суммирования определяется в три такта. Для п - модулей время суммирования определяется и-тактами. На выходе сумматора 10 на выходах сумматора образуется двоичный код.Устройство работает следующим обра; зом.Число А = (еС; с,г), представленное в системе остаточных классов своими вычетами по основаниям Р, Р, РЗ, которое требуется преобразовать в двоичный код, хранится на регистре 1. Так как дешифратор 2 и преобразователь 3 реализованы на комбинационных элементах, то сигналы на выходе блока 3 появляются через время, равное сумме средних задержек 1 щ.,1 с пгде к количество логических эЛементов, соединенных в олоках последовательно. Поэтому первый тактовый импульс, поступающий по входу 11, подается через время Т, 1 ру Второй тактовый импульс, поступающий по входу 12, подается через время Т 4. )1 одного логического элемента и третий тактовый импульс, поступающий по входу 13, подается через время Т 5 )21 с.р, так как элементы ИЛИ и И включены последовательно. После каждого тактового импульса происходит суммирование на сумматоре 1 О. Таким образом, через три такта (при выбранных модулях) на выходах сумматора формируется двоичный код.Таким образом, время преобразования числа равно времени выполнения трех операций, а в общем случае равно времени выполнения и- операций, где и - количество модулей системы.Формуга изобретенияПреобразователь кодов из системы остаточных классов в двоичный позиционный код, содержащий входной регистр и три дешифратора, причем выходы разрядов первой, второй и третьей групп входного813408 Составитель А. ЗоринТехред А. БойкасТираж 745дарственного комитета ССизобретений и открытийЖ - 35, Раушская наб., днт, г. Ужгород, ул. Проек дактор Н. Воловик каз 285/61 ВНИИПИ Гос по делам 13035, Москва Филиал ППП ПатКорректор Н. БабиПодписноеР4/5тная, 4 регистра подключены ко входам соответствующих дешифраторов, отличающийся тем, что, с целью повышения быстродействия, в него введены дополнительно преобразователь кодов из системы остаточных классов в полиадический код, группа элементов ИЛИ, элемент И, две группы элементов И, два элемента ИЛИ, три элемента задержки и сумматор, причем выходы дешифраторов подключены к соответствующим группам входов преобразователя кодов из системы остаточных классов в пол нади ческий код, выход и первая и вторая группы выходов которого соответственно подключены к информационному входу элемента И, информационным входам элементов И первой группы и входам элементов ИЛИ группы, выходы элементов ИЛИ которой подключены к информационным входам элементов И второй группы, выход элемента И через первый элемент задержки подключен к первому входу сумматора, выходы первого и второго элементов И первой группы подключены к первым входам элементов ИЛИ, выходы первого и второго элементов И второй группы подключены соответственно через второй и третий элементы задержки ковторому и третьему входам сумматора, выходы третьего и четвертого элементов И второй группы подключены соответственно ко вторым входам элементов ИЛИ, выходы которых подключены соответственно к чет Овертому и пятому входам сумматора, выходы которого являются выходами преобразователя, управляющий вход элемента И и управляющие входы элементов И первой и второй групп соединены с первым, вторым и третьим входами преобразователя.15 Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССРМо 407301, кл. 6 06 Г 5/02, 1971.2. Авторское свидетельство СССРМа 526887, кл. 6 06 Р 5/02, 1974.