Преобразователь полиадического кодав код системы остаточных классов

О П И С А Н И Е 1) 809154ИЗОБРЕТЕНИЯ Союз Советски кСоциалистическихРеспублик Ф 4 К АВТОРСКОМУ СВИДЕТЕЛЬСТВУОпубликовано 28.02.81. Бюллетень Ло 8Дата опубликования гппсания 05.03.81 по делам изобретений и открытий(54) ПРЕОБРАЗОВАТЕЛЬ ПОЛИАДИЧЕСКОГО КОДА СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ Цель изобретенияействия устройства. вышение быстро ической сущя преобразоистемы оставходной рематрицу преп ромежуточНаиболее близким по техн ности к предлагаемому являетс ватель двоичного кода в код с точных классов, содержащий гистр, матричные сумматоры, образования двоичного кода в ный непозиционный код 2.Однако известный преобраз ет низкое быстродействие и обл тельным объемом оборудовани ователь имеадает значиИзобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах для ускоренного перевода чисел, закодированных в полиадической системе счисления, в систему остаточных классов (СОК).Известен преобразователь двоичного кода в код с любым другим основанием, использующий принцип преобразования кодов на сумматорах и логических элементах, содержащий пирамидальные сумматоры всех разрядов числа с новым основанием 1. 10Недостатками известного преобразователя являются сложность устройства, невысокое быстродействие и значительный объем оборудования. Указанная цель достигается тем, что в известный преобразователь, содержащий входной регистр и матричные сумматоры, дополнительно введены дешифраторы и ключи, причем выходы первой, второй и третьей групп разрядов входного регистра подключены соответственно ко входам первого, второго и третьего дешифраторов, выходы первого дешифратора подключены к входам первых групп первого и второго матричных сумматоров, выходы второго дешифратора через первый и второй ключи подключены соответственно- ко входам второй группы первого матричного сумматора и входам первой группы второго матричного сумматора, выходы третьего дешифратора через третий ключ подключены ко входам второй группы третьего матричного сумматора, выходы которого соединены со входами второй группы второго матричного сумматора, выходы первого и второго матричных сумматоров и первого дешифратора соединены с выходом устройства, управляющие входы ключей соединены со входом устройства.ходной сигнал сумматора 11 есть представление числа А по модулю Р,.Таким образом, на выходе преобразователя формируются сигналы, соответствующие представлению числа А в СОК.Если устройство реализовано на комбинационных элементах, то преобразование числа осуществляется за один такт при любом количестве модулей, при этом входы 13, 14 и 15 замкнуты (на чертеже показано пунктиром) и управляющий сигнал, соотг з зветствующий числам Яг, Яг, Яз поступает на вход 16.Если преобразователь реализован на интегральных схемах, то ему присуще простота и большая надежность. Время преобразования определяется суммарной задержкой сигнала в блоках 3, 8, 10 и 11.Пример. Пусть известно представление числа А в полиадическом .коде А= (1,0,2). Найти представление числа в СОК.На вход регистра поданы коэффициенты О в двоичной форме А (01, 00, ОО). 2 о На выходе преобразователь получает сигналы, соответствующие числу А в СОК, А= = (1, 1, 3). причем число А представлено в однопозиционном коде. Если требуется представить значения остатков в двоичной форме, то необходимо на выходе преобразователя включить шифраторы, которые представляют собой набор элементов ИЛИ, (преобразование числа для приведенного примера на чертеже показано пунктирными линиями). зоИспользование предлагаемого изобретения в вычислительных машинах позволяет повысить быстродействие за счет уменьшения времени выполнения операций сложения, вычитания и умножения, сокращает объем оборудования, Реализация преобразователя на интегральных схемах обеспечивает экономический эффект.Формула изобретенияПреобразователь полиадического кода в код системы остаточных классов, содержащий входной регистр и матричные сумматоры, отличающийся тем, что, с целью повышения скорости вычислений, в него дополнительно введены дешифраторы и ключи, причем выходы первой, второй и третьей групп разрядов входного регистра подключены соответственно ко входам первого, второго и третьего дешифраторов, выходы первого дешифратора подключены к входам первых групп первого и второго матричных сумматоров, выходы второго дешифратора через первый и второй ключи подключены соответственно ко входам второй группы первого матричного сумматора и входам первой группы второго матричного сумматора, выходы третьего дешифратора через третий ключ подключены ко входам второй группы третьего матричного сумматора, выходы которого соединены со входами второй группы второго матричного сумматора, выходы первого и второго матричных сумматоров и первого дешифратора соединены с выходом устройства, управляющие входы ключей соединены со входом устройства.Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР Мг 31576, кл. б 06 Г 5/02, 1969,2. Авторское свидетельство СССР Мо 525947, кл. 6 06 Г 5/02, 1974 (прототип).809154 а 1 Составитель А. 3Техред А. ЬойкасТираж 756 шко го комитета СССРий и о крытийаушская наб., д. 4/город, ул. Проектна ВНИИПИ Государственнопо делам изобретен113035, Москва, Ж - 35, Р илиал ППП Патент, г. Уж Г а,Редактор А. Лежнин Заказ 4/57 н Корректор Е Подписное