Обратимый преобразователь двоичных кодов в код системы остаточных классов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ЯО 1141398 А Р 5.00 5) г г Фе а мв. - ;ве.ПИСАНИЕ ИЗОБРЕТ(56) 1. Авторское свМ 756401, кл. С 06 Г2. Авторское свид9 574714, кл. С 06 Р3. Авторское свидпо заявке Р 3518613/кл. С 06 Р 5/02, 198 стродействия, в него введены шифрасхема сравнения, а блок управсодержит вторую группу элеменгруппу элементов задержки,триггер, элемент И и второй элементИЛИ, причем нулевые выходы триггеровгруппы соединены через соответствующие элементы задержки группы с первыми входами соответствующих элементов И второй группы, вторые входы которых соединены с нулевым входом последнего триггера группы, нулевыевходы триггеров группы, кроме послед.него, соединены соответственно свыходами элементов И второй группы,кроме первого, выход которого соеди- онен с вторым входом первого элементаИЛИ, выход которого соединен с нулевым входом триггера, выход которого соединен с первым входом элементаИ, второй вход которого соединен с вы-=ходом второго элемента ИЛИ, выходыэлементов И, кроме последнего, пер- фрейвой группы соединены соответственно с тор и ления тов И 9 7С,Н.Хл ой детельство СС5/02, 1976,тельство СССР5/00, 1974,тельство СССР прототи едини м та инень ходом о элеме элеме роготовым г руппь соотв етсумонве маторного ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54)(57) ОБРАТИИЫИ ПРЕОБРАЗОВАТЕЛЬДВОИЧНЫХ КОДОВ В КОД СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ, содержащий группусумматоров по модулю, позиционныйсумматор, группу .схем сравнения иблок управления, содержащий. группутриггеров, первую группу элементовИ и первый элемент ИЛИ, причемединичные выходы триггеров группысоединены с первыми входами соответствующих элементов И первой группы, выход последнего из которых соединен с первым входом первого элемента ИЛИ, выходы сумматоров по модулю группы соединены с первымигруппами входов соответствующих схемсравнения группы, вторые группывходов которых являются входами остатков по модулям преобразователя,выход позиционного сумматора является выходом двоичного кода преобразователя, выход первой схемы сравнения группы соединен с единичным входом первого триггера группы блокауправления, о т л и ч а ю щ и йс я тем, что, с целью повышения бычными входами триггеров группыпервого, входы Пуск"р Режим товый вход преобразователя сое-соответственно с единичнымтриггера, первым входом втоэлемента ИЛИ и третьим входом нта И блока управления, выходы нта И и триггеров группы кото- соединены соответственно с так и входами сумматоров по модулю 1 и позиционного сумматора и етствующими входами шифратора, ды которого подключены соотв но к информационным входам ов по модулю группы, позици сумматора и первой группе вхо1141398 дов схемы сравнения, первый и второй выходы которой соединены соответственно с нулевым входом последнего триггера группы и вторым входом второго элемента ИЛИ блока управления, вторые входы элементов И первой группы которого соединены соответственно с выходами схем сравнения группы, кроме первой, выходы 1Изобретение относится к вычислительной технике и может быть использовано в устройствах ввода-вывода." цифровых вычислительных машин, систем телекодовой связи, в цифровых 5измерительных устрйоствах, функцио. нирующих в системе остаточных классов (СОК),Известно устройство для прямого иобратного преобразования чисел кодаСОК в двоичный код, содержащее реверсивные счетчики, дешифраторы нуля,переключатель, триггер и элементыи О 3.Недостатком данного устройства15является низкое быстродействие,Известнотакже устройство для прямого и обратного преобразования чисел из кода СОК в двоичный код, со-,держащее ( ь + 1) счетчиков ( ь - число оснований системы остаточных классов), выходы которых соединены с первыми входами ( о + 1) элементов сравнения, другие входы которых подключены к выходам ( ь + 1) регистров, выход первого элемента сравнения - кодному входу переключателя, другойвход .которого подключен к выходу многовходового элемента И, входы которого подключены к выходам других элементов сравнения, входы счетчиковподключены к выходу другого элементаИ, входы которого соединены с тактовой шиной и выходом триггера, входы которого подключены к шине пуска и выходу переключателя 2.Недостатком указанного устройстваявляется низкое быстродействие.Наиболее близким по техническойсущности к изобретению является преобразователь, содержащий группувходных регистров, группу элементов позиционного сумматора соединены свторой группой входов схемы сравнения, управляющие входы схемы сравнения, позиционного сумматора и схемсравнения группы соединены с входом "Режим" преобразователя, выходысумматоров по модулю группы являются выходом кода системы остаточныхклассов преобразователя,2сравнения, группу элементов И, группу счетчиков по модулю, позиционный сумматор, коммутатор, группу триггеров, элемент ИЛИ, причем входы счетчиков группы соединены соответственно с выходами элементов И, первые входы которых соединены с тактовым входом преобразователя, информационные входы которого соединены с входами регистров группы, выходы которых соединены с первыми входами соответствующих элементов сравнения группы, вторые входы которых соединены с выходами соответствующих счетчиков по модулю группы, выходы позиционного сумматора являются выходами преобразователя, входы констант эквивалентов которого соединены с информационными входами коммутатора, выходы которого соединены с информационными входами позиционного сумматора, управляющий вход, которого соединен с выходом элемента ИЛИ, входы которого соединены с выходами элементов И группы, вторые входы которых соединены с выходами соответствующих триггеров группы и управляющими входами коммутатора, выход -го элемента сравнения группы (= 1-в, где и - число оснований) соединен с нчлевым входом %-го и епиничным входом ( % + 1)-го тригге- . Ра группы, единичный вход первого триггера является входом пуска преобразователя 33 Недостатки известного преобразователя - низкое быстродействие, а также невозможность выполнения преобразования из позиционного кода в код СОК,Целью изобретения является повышенйе быстродействия.Поставленная цель достигается тем, что в обратимый преобразователь двоичных кодов в код системы остаточ ных классов, содержащий группу сумматоров по модулю, позиционный сумматор, группу схем сравнения и блок управления, содержащий группу триггеров, первую группу элементов И, первый элемент ИЛИ, причем единичные выходы триггеров группы соединены с первыми входами соответствующих элементов И первой группы, выход последнего из которых соединен с 15 первым входом первого элемента ИЛИ, выходы сумматоров по модулю группы с первыми группами входов соответст вующих схем сравнения группы, вторые группы входов которых являются вхо дами остатков по модулям преобразователя, выход позиционного сумматора - выходом двоичного кода преобразователя,выход первой схемы сравнения группы соединен с единичным вхо дом первого триггера группы блока управления, введены шифратор и схема сравнения, а блок управления содержит вторую группу элементов И, группу элементов задержки, триггер, элемент ЗО И и второй элемент ИЛИ, причем нулевые выходы триггеров группы соединены через соответствующие элементы задержки группы с первыми входами срот.ветствующих элементов И второй груп-у 5 пы, вторые входы, которых соединеныс нулевым входом последнего триггера группы, нулевые входы триггеров группы, кроме последнего, - соответственно с выходами элементов И второй груп 40 пы, кроме первого, выход которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с нулевым входом триггера, выход которого соединен с первым входом эле 45 мента И, второй вход которого соединен с выходом второго элемента ИЛИ, выходы элементов И, кроме последнего, первой группы - соответственно с еди" ничными входами триггеров группы,50 кроме первого, входы "Пуск", "Режим" , и .тактовый вход преобразователя - соответственно с единичным входом триггера, первым входом второго элемента ИЛИ и третьим входом элемента И блока управления, выходы элемента55 И и триггеров группы которого соединены соответственно с тактовыми входами сумматоров по модулю группы и .3 позиционного сумматора и соответствующими входами Шифратора, выходы которого подключены соответственно к информационным входам сумматоров по модулю группы, позиционного сумматора и первой группе входов схемы сравнения, первый и второй выходы которой соединены соответственно с нулезым входом последнего триггера группы и вторым входом второго элемента ИЛИ блока управления, вторые входы элементов И первой группы которого соединены соответственно с выходами элементов сравнения группы, кроме первого, выходы позиционного сумматора - с второй группой входов схемы сравнения, управляющие входы схемы сравнения, позиционного сумматора и схем сравнения группы - с входом "Режим" преобразователя, выходы сумматоров по модулю группы являются выходом кода СОК преобразователя.На фиг. 1 представлен обратимый ,преобразователь двоичных кодов в код ,СОК; на фиг. 2 - блок управления,Обратимый преобразователь двоичных кодов в код СОК содержит блок 1 управления, шифратор 2, сумматоры 3.1-3,п группы по модулям (оснований СОК), позиционный сумматор 4, схему 5 сравнения, схемы 6.1-6.п сравнения группы, выход 7 двоичных кодов, выходы 8.1-8.п кода СОК,входы 9.1- 9.п остатков по модулям, вход 10 "Режим", вход 11 "Пуск", вход 12 тактовых импульсов, выходы 13 и 14 блока управления, входы 15 и 16 блока 1 управления, Блок 1 управления содер жит триггер 17, элемент И 18, элемент ИЛИ 19, группу элементов И 20. 1- 20,п, группу триггеров 21.1-21,п- группу элементов 22.1-22.пзадержки, группу элементов И 23.1-23.п, элемент ИЛИ 24. Схема 5 сравнения при значении, поступающем с выходов сумматора 4, меньшем, чем значение, поступающее с выхода шифратора 2, формирует короткий импульс, поступающий по входу 15.1 на вход блока 1. Причем импульс на шине 15.1 появляется в момент появления тактового импульса по входу 12, выход 15.2 схемы 5 сравнения асинхронный, инверсный и потенциальный. Схемы сравнения 6.1-6,п имеют потенциальные асинхронные выходы, на которых сигнал логической единицы формируется при- целое положительное число; - основания СОК- коэффициент позиционнойсистемы;0; - остатки по модулям СОК. 45Из данного выражения следует, что перевод числа из СОК в двоичную систему счисления возможно осуществить, последоватльно вычисляя коэффициенты позиционной системы и про веряя равенство полученного выражения остатку по соответствующему модулю СОК. Обратное преобразование возможно осуществить итерационным вычислением коэффициентов позиционной .55 системы, начиная с а, вычислением указанного ранее выражения и вычитанием его из числа А до его обнулесовпадении кодов на обеих группах вхо дов.При поступлении логического нуля на управляющие входы схем 6. 1-6, ю сравнения по входу 10 они прекращают 5 выдачу результата преобразования, и на их выходах во время действия сигнала присутствуют нулевые сигналы, При этом схеме 5 сравнения разрешается выдача результата сравнения, а 10 позиционный сумматор 4 работает в вычитающем режиме, При подаче по шине 10 логической единицы (преобразование кода СОК в двоичный код) режим работы сумматора 4 и схем 5, 15 6,1-6.п изменяется на противоположный.Шифратор 2 может быть реализован любым известным способом. Наиболее удобным, с точки зрения упрощения его 20 проектирования, является преобразование унитарного кода с выходов бло. - ка 1 в однопозиционный код длиной и и объединение его разрядов на входах сумматоров посредством элементов 25 ИЛИ.Для оснований Р= 3, Р, = 4, Р,= 5 работа шифратора 2 описывается табл, 1.Часть шифратора для сумматора 5 по модулю описывается табл, 2.Работа обратимого преобразователя двоичных кодов в код СОХ основывается на следующей системе выраженийАР = сС 1= а;, 351 АР 1 = Сг = 1 а 1 + агР Р ния. Процесс преобразования чиселиз двоичной системы счисления в кодСОК и процесс преобразования чисел,представленных в СОК, в двоичный кодобратимы в смысле генерируемых эквивалентов, что позволяет выполнитьту и другую операцию с помощью одних и тех же аппаратурных средств.Обратимый преобразователь двоичных кодов в код СОК работает следующим образом,В режиме преобразования двоичного кода в код СОК по входу 10 в течение всего времени работы поступает логический ноль. Схемы 6.1-6.ч.сравнения блокированы, схеме 5 сравнения разрешена выдача результатовсравнения, в сумматор 4 записано преобразуемое число, и он работает в вычитающем режиме. Сумматоры 3.1-3.побнулены, триггеры 21.1-21.п установлены в единичное состояние.При поступлении по входу 11 запускающего импульса триггер 17 устанавливается в единичное состояние, разрешая тем самым прохождение тактовыхимпульсов через элемент И 18 на тактовые входы сумматоров. При этом вкаждом такте в сумматоры 3.1-3.п заносится величинаа из содержимого сумматора 4 вычитаетмся величина П Р;1На выходе схемы 5 сравнения появляется импульс ап 1 = ап, которыйспустя время, равное времени задержки элемента 22,п -1 задержки, черезэлемент И 20,пустанавливает триггер 21.г 1-1 в нулевое состояние. Последующий триггер 20,пне сработает,так как суммарное время задержки двумя элементами 22 задержки больше дли.тельности импульсов на выходесхемы 5.Процесс преобразования протекаетдо тех пор, пока не сработает триггер 21.1, и по окончании вычитанияиз содержимого сумматора 4 импульспо шине 15.1 через элемент И 20.1и элемент ИЛИ 19 установит триггер17 в исходное состояние. На этомпроцесс преобразования заканчивается,и остатки, получаемые в процессепреобразования, снимаются по выхорам 8.1-8.п,1141398 Т абли Унита шифра О О 1 О О О Таблица 2овой эклент кода сла на вхумматора в О Если при появлении следующих эк-вивалентов на выходах шифратора 2значение с выхода сумматора 4 оказывается сразу меньше значения свыхода шифратора 2, то нулевой 5потенциал по входу 15.2 через элеменчИЛИ 24 запрещает прохождение тактовых импульсов на тактовые входы сумматоров 3 и 4, Импульс с выхода схемы 5 сравнения по входу 151 устанавливает следующий триггер 21 внулевое состояние, и на выходахшифратора 2 сформируются новые значения эквивалентов,При преобразовании кода СОК вдвоичный код сумматор 4 работает всуммирующем режиме, схема 5 сравнейия блокирована. Сумматоры 3.1-3.почищены, по входам 9.1-9.п подаетсякод остатков преобразуемого числа.Триггеры 2 1 установлены в нулевое.состояние, и на входы всех сумматоров с шифратора 2 поступает единичный код.При подаче запускающего импульсапо входу 11 срабатывает триггер 17,на выходе элемента ИЛИ 24 присутствует единица, и тактовые импульсы через элемент И 18 поступают на тактовые входы сумматоров 3 и 4. Ког- ЗОда содержимое сумматора 31 станет равнымимпульс на выходе схемы 6.1 сравнения установит триггер 21.11 в единичное состояние. При этом шиф - ратор 2 генерирует значенияР Р;, поступающие на входы сумматоров 31- З.п, и .значение Р - на вход сумматора 4.Подобным образом процесс про - должается до тех пор, пока не сработает схема 6.о сравнения и сигнал логической. единицы через элемент 1 23,ьи элемент ИЛИ 19 не установит триггер 17 в исходное состояние, запретив тем самым последующую работу преобразователя. При одновременном срабатывании нескольких соседних схем 6 сравнения устанавливаются в единичное состояние соответствующее количество триггеров 21 и пропуска тактов преобразования не потребуется, как и в процессе преобразования двоичного кода в код СОК,Положительный эффект изобретения достигается за счет сокращения количества тактов преобразования, состав. ляющего для СОК с минимальными основаниями примерно 257. и резко возрастающего при росте и и величин оснований системы.