Преобразователь кода системы остаточных классов в позиционный код

(50 4 Н 03 М 7 ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Ордена Ленина институт киберне,тики им. В.М, Глушкова(56) Авторское свидетельство СССР У 924695, кл. С 06 Р 5/02, 1979.Авторское свидетельство СССР Н. 1116424, кл, С 06 Р 5/02, 17.05.83., (54) ПРЕОБРАЗОВАТЕЛЬ КОДА СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ В ПОЗИЦИОННЫЙ КОД (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых преобразователях вычислительных систем, Цель изобретения - повьппение быстродействия. Преобразователь содержит три регист 8012282 ра сдвига, блок умножения, сумматорвычитатель, сумматор, формировательдополнительного кода, переключательоснования, переключатель диапазона,коммутатор, два триггера, четыреэлемента И, два элемента задержкии блок управления, включающий в себягенератор тактовых импульсов, генератор одиночных импульсов, делитель частоты, первый триггер, три элементаИ и элемент задержки, Благодаря введению блока сравнения кодов, вычитателя и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, атакже второго триггера в блок управления один цикл преобразования длится 2 л +1 тактов, где ь- количестворазрядов представления остатков й, ид по основаниям Р и Р системыостаточных классов. 2 ил.9023 сдвига и с первым входом элемента 17 И. Второй вход элемента 16 И соединен с управляющим входом вычитателяи с третьим выходом 37 блока 12 управления, четвертый выход 38 которого соединен с нулевыми входами триггеров 14 и 15. Пятый выход 39 блока 12 управления соединен с входом сброса формирователя 8 дополнительного кода, Выход блока 13 сравнения кодов соединен с первым входом элемента 18 И, выход которого соединен с единичным входом триггера 14. Управляющий вход коммутатора 11 соединен с прямым выходом триггера 15, единичный вход которого соединен с выходом элемента 19 И, первый вход которого подключен к выходу элемента 20 ИСКЛЮЧАЮЩЕЕ ИЛИ, Выход регистра 1 сдвига . соединен с входом вычитаемого вычитателя 7, вход уменьшаемого которого соединен с выходом регистра 2 сдвига и с входом элемента 21 задержки, Прямой и инверсный выходы триггера 14 соединены с управляющими входами сумматора-вычитателя 5, второй вход которого соединен с выходом элемента 21 задержки. Второй вход коммутатора 11 соединен через элемент 22 задержки с выходом элемента 17 И, второй вход которого соединен с прямым выходом триггера 14, инверсный вагход которого подключен к управляющему входу формирователя 8 дополнительного кода. Вторые входы элементов 18 и 19 И соединены с первым выходом блока 12 управления,Инфсрмационные входы 23 и 24 устройства. соединены соответственно с первой и второй группами входов блока 13 сравнения кодов. ИнформациоМньге входы регистров 1 и 2 сдвига соединены соответственно с информационными входами 23 и 24 устройства. Первый и второй входы элемента 20 ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с входами первых разрядов регистров 1 и 2 сдвига. 12282 Изобретение относится к вычислительной технике и может быть исполь.зовано в цифровых преобразователях.Цель изобретения - повышение быстродействия. 5На фиг. 1 изображена функциональная схема преобразователя, на фиг.2 -функциональная схема блока управления.Преобразователь кода системы остаточных классов в позиционный кодсодержит регистры 1-3 сдвига, блок 4умножения, сумматор-вычитатель 5,сумматор 6, вычитатель 7, формирователь 8 дополнительного кода, переключатель 9 основания системы остаточных классов, переключатель 10диапазона представления чисел, коммутатор 11, блок 12 управления, блок13 сравнения кодов, ЙБ-трнггеры 14 2 Ои 15, элементы 16-19 И, элемент 20ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы 21 и 22задержкИ, группы информационных входов 23 и 24 устройства,Прямой выход генератора 25 тактовых сигналов (фиг. 2) блока 12 управления соединен с первым входом элемента 30 И, выход которого соединен с входом делителя 26 частоты. Инверсный выход генератора 25 тактовых сигналов соединен с тактовым входом генератора 27 одиночных импульсов, вход запуска которого соединен с входом 34 пуска преобразова 25Блок 12 управления (фиг,2) содержит генератор 25 тактовых импульсов, делитель 26 частоты, генератор 27 одиночных импульсов, К 5 -триггер 28, Т-триггер 29, элементы 30-32 И, элемент 33 задержки, вход 34 пуска преобразователя, первый 35, второй 36, третий 37, четвертый 38 и пятый 39 выходы блока управления. Входы управления занесением информации регистров 1-3 сдвига соединены с первым выходом 35 блока 12 управления, второй выход 36 которого соединен с тактовыми входами регистров 1-3 сдвига. Выход блока 4 умножения соединен с первым входом сумматора-вычитателя 5, выход которого соединен с первым входом сумматора 6. Выход вычитателя 7 соединен с входом формирователя 8 дополнительного кода, выход которого соединен с первым входом элемента 16 И., Выход элемента 16 И соединен с входом блока 4 умножения, другие входы которого соединены с выходами переключателя 9 основания системы остаточных классов, Выходы переключате ля 10 диапазона представления чисел соединены с информационными входами регистра 3 сдвига, вход последовательной записи которого соединен с выходом сумматора 6, Второй вход сум матора 6 соединен с входом коммутатора 11, первый информационный вход которого соединен с выходом регистра1228теля, Выход генератора 27 одиночных импульсов соединен с единичным входом триггера 28 и с выходом 35 блока 12 управления. Прямой выход триггера 28 соединен с вторым входом элемента 30 И и с первым входом элемента 31 И, второй вход которого соединен с инверсным выходом триггера 29 и с первым входом элемента 32 И. Выход делителя 26 частоты соединен с счетным 1 О входом триггера 29 и через элемент 33 задержки - с вторым входом элемента 32 И, выход которого соединен с нулевым входом триггера 28 Выходы элементов 30-32 И соединены соответственно с выходами 36-38 блока 12 управления. Прямой выход триггера 29 соединен с выходом 39 блока 12 управления. Выходы 35, 36, 37, 38 и 39 являются соответственно первым, вторым, третьим, четвертым и пятым выходами блока 12 управления.Преобразователь кода системы остаточных классов в позиционный код работает следующим образом. 25В исходном состоянии триггеры 14 и 15 и триггеры 28 и 29 блока 12 управления находятся в нулевом состоянии, в которое они устанавливаются в результате предыдущего цикла преобразования.С помощью переключателя 9 устанавливаются двоичный код основания Р системы остаточных классов, а переключателем 10 устанавливают диапазон представления чисел, равный Р Р где основания системы остаточных классов Р= 6 й+ 1, Р= бй - 1; Н=1, 2, 3, ; 1 - натуральный ряд чисел.40Переключатель 9 основания системы остаточных классов выдает на параллельные входы блока 4 умножения сигналы логического нуля или логической единицы в зависимости от значенияо 45 кода в разрядах двоичного числа Р, РПереключатель 10 диапазона представления чисел выдает на параллельные входы ввода данных регистра 3 сдвига сигналы логического нуля или логической единицы в зависимости от значения кода в разрядах двоичного числа Р, РЗапуск преобразователя осуществляется путем подачи сигнала логической единицы на вход 34 пуска преобразователя, который запускает генератор 27 одиночных импульсов блока 12 управления. По сигналу запуска генератор 290 427 сдиночных импульсов вырабатывает одиночный импульс в паузе между тактовыми импульсами генератора 25 тактовых импульсов. Выходной импульс генератора 27 одиночных импульсов устанавливает триггер 28 в единичное состояние и поступает с первого выхода 35 блока управления на входы управления занесением информации регистров 1-3 сдвига, а также на входы элементов 18 и 19 И, По этому сигналу в регистры 1-3 сдвига вводится исходная информация в виде параллельных двоичных кодов, а триггеры 14 и 15 устанавливаются в состояния, определяющие режим работы преобразователя,Регистр 3 сдвига содержит 2+1 разряд, а регистры 1 и 2 сдвига -разрядов, где ь - количество разрядов представления остатков а и а1 по основаниям Р и Р системы остаточ 1ных классов.Параллельные и -разрядные двоич-. ные коды остатков д,и а считываются соответственно с информационных входов 23 и 24 устройства и по импульсу генератора 2 одиночных импульсов блока 12 управления записываются в регистры 1 и 2 сдвига соответственно. Параллельный 2-разрядный двоичный код Р Р диапазона представления чисел считывается с входов переключателя 10 и по импульсу генератора 27 одиночных импульсов блока 12 управления записывается в регистр 3 сдвига, старший 2 л+1-й разряд которого находится в нулевом состоянии,Блок 13 сравнения кодов сравнивает два ь -разрядных параллельных двоич,ных кода остатков 4,и 4 , действующих на информационных входах 23 и 24 устройства соответственно, и вырабатывает на выходе сигнал логической единицы при аЛ, а в случае а с д, на выходе блока 13 сравнения кодов действует сигнал логического нуля.В случае ад сигнал логической единицы на выходе блока 13 сравнения кодов открывает элемент 18 И, через который проходит импульс генератора 27 одиночных импульсов блока 12 управления и устанавливает триггер 14 в единичное состояние,В случае а( д 1 нулевой сигнал на выходе блока 13 сравнения кодов блокирует элемент 18 И и триггер 14 сохраняет нулевое состояние.Элемент 20 ИСКЛЮЧАЮЩЕЕ ИЛИ сравнивает младшие разряды двоичных ко 5 12282 дов остатков а и д , действующих на первых информационных входах 23 и 24 устройства соответственно, Когда в младших разрядах двоичных кодов остатков а и а действуют различные сиг 5 налы, например логического нуля и логической единицы (комбинации кодов младших разрядов остатков д и й О 1 или 10), то на выходе элемента 20 ИСКЛЮЧАЮЩЕЕ ИЛИ формируется сигнал логической единицы, который открывает элемент 19 И. Выходной импульс генератора 27 одиночных импульсов блока 12 управления проходит через элемент 19 И и устанавливает триггер 15 в единичное состояние.В случае комбинации кодов младших разрядов остатков йи а 00 и 11 на выходе элемента 20 ИСКЛЮЧАЮЩЕЕ ИЛИ Формируется сигнал логического нуля, который блокирует элемент 19 И и триггер 15 сохраняет нулевое состояние.После установки триггера 28 блока 12 управления в единичное состояние тактовые импульсы генератора 25 тактовых импульсов, действующие с частотой 1 , поступают через элемент 30 И на выход 36 блока 12 управления и на тактовые входы (управления сдвигом) регистров 1-3 сдвига.Под действием тактовых импульсов генератора 25, тактовых импульсов блока 12 управления двоичные коды остатков а,и а сдвигаются начиная34 с младшего разряда, с выходов регистров 1 И 2 сдвига соответственно, Вычитательвыполняет последовательное вычитание из последовательного двоичного кода остатка а последовательного двоичного кода остат 1 С ка а, а на выходе вычитателя 7 Формируется последовательный двоичный код разности остатков а - а которьй, начиная с младшего разряда, поступаег на информационный вход формирователя 8 дополнительного кода.Формирователь 8 дополнительного кода преобразует дополнительный код разности остатков а " а, в прямой код, если на его управляющий вход поступает сигнал логической единицы с нулевого выхода триггера 14 в случае а с а , или пропускает без изменения прямой код разности остатков да2 1 когда триггер 14 находится в единич ном состоянии в случае 22 а,. Таким образом, на выходе Формирователя Я дополнительного кода Формируется поя 90 бмой код абсолютной величины разности остатков а-а который через элемент 16 И поступает, начиная с младшего разряда, на последовательный вход блока 4 умножения, Спустя П тактов после запуска преобразователя на третьем выходе блока 12 управления вырабатывается нулевой сигнал, блокирующий управляющий вход вычитателя 7, а на пятом выходе блока 12 управления формируется сигнал логической единицы, устанавливающий по входу сброса Формирователь 8 дополнительного кодав исходное состояние. На выходе блока 4 умножения формируется последовательный двоичный код произведенияР 1 а -а который поступает, начиная с младшего разряда, на первый вход сумматора-вычитателя 5. Сумматор-вычитатель 5 устанавливается в режим суммирования, если триггер 14 находится в нулевом состоянии прис Д либо в режим вычитания, когда триггер 14 находится в единичном состояНии при а 23, Последователь 2ный двоичный код остатка а сдвигается, начиная с младшего разряда, поддействием тактовых импульсов блока12 управления на вход элемента 21 задержки на такт. Злемент 21 задержки обеспечивает сдвиг на один разрядпоследовательного двоичного кода остатка 3 по отношению к последова 2тельному двоичному коду произведения Р а -а т.е. реализует операцию умножения двоичного кода остаткана два. Последовательный двоичный код величины " а поступает с2выхода элемента 21 задержки на второй вхоц сумматора-вычитателя 5, который в зависимости от режима суммирования или вычитания Формирует последовательный двоичный код величины2 О ф Р Д. -рКоммутатор 11 подключает выход регистра 3 сдвига к входу сумматора 6 если триггер 15 находится в единичном состоянии, либо подключает вход сумматора 6 к выходу элемента 22 задержки на такт, когда триггер 15 находится в нулевом состоянии, Злемент 17 И блокирует вход элемента 22 задержки, если триггер 14 находится в нулевом состоянии при а слибо подключает выход регистра 3 сдвига к входу элемента 2250 задержки, когда триггер 14 находитсяв единичном состоянии при аа.После запуска преобразования двоичный код величины Р, Р сдвигаетсяпод действием тактовых импульсовблока 12 управления из регистра 3сдвига и, начиная с младшего разряда, поступает через коммутатор 11на вход сумматора 6 в случае единич -ного состояния триггера 15.В этом случае на выходе сумматора 6 формируется последовательныйдвоичный код величины Р, Р +2 а+Р(а -акоторый равен удвоенному значениюпреобразованного числа.Когда триггер 15 находится в нулевом состоянии, а триггер 14 в единичном состоянии, то двоичный код Р, Рсдвигается из регистра 3 сдвига через элемент 17 И, элемент 22 задержки на такт и коммутатор 11 на входсумматора 6, Элемент 22 задержкина такт обеспечивает сдвиг на одинразряд последовательного кода величины Р Р по отношению к последо 2вательному двоичному коду, формируемому на выходе сумматора-вычитателя5, т,е. реализует операцию умножения последовательного двоичного кода величины Р Р на два. В этом случае на выходе сумматора 6 формируется последовательный двоичный код величины2 РР, г-акоторый равен удвоенному значениюпреобразованного числа.В том случае, когда триггеры 14и 15 находятся в нулевом состоянии,элемент 17 И закрыт сигналом прямого выхода триггера 14 и на выходе .коммутатора 11 действует нулевойдвоичный код. На выходе сумматора6 в этом случае формируется двоичный код величины2 сС Рс Ы,1,который равен удвоенному значениюпреобразованного числа.Последовательный двоичный кодпреобразованного числа с выхода сумматора 6 записывается, начиная смладшего разряда, в регистр 3 сдвига под действием тактовых импульсов,поступающих с выхода элемента 30 Иблока 12 управления,Спутся 2 к +1 такт после запускапреобразователя цикл преобразованиязаканчивается и в регистре 3 сдвигафиксируется двоичный код преобразо,ванного числа, Разрядность регистра 10 15 20 25 30 35 40 45 55 3 сдвига 2 о +1 выбрана так, чтобымладший разряд двоичного кода преобразованного числа (второй разрядудвоенного значения преобразованногочисла) в конце цикла преобразованиянаходился в первом разряде регистра3 сдвига,Блок 12 управления (фиг.2) вырабатывает сигнал окончания цикла преобразования следующим образом.После запуска преобразователя генератор 27 одиночных импульсов вырабатывает одиночный импульс, которыйустанавливает триггер 28 в единичноесостояние. Тактовые импульсы с прямого выхода генератора 25 тактовыхимпульсов начинают поступать черезэлемент 30 И, открытый сигналом прямого выхода триггера 28, на вход делителя 26 частоты, имеющего коэффициент деления равный ь . Спустя ьтактов после запуска преобразователяна выходе делителя 26 частоты формируется импульс, который устанавливает триггер 29 в единичное состояние и спустя время задержки элемента33 задержки, равное периоду следования тактовых импульсов, поступает навход элемента 32 И, закрытого сигна- .лом инверсного выхода триггера 29.Единичный сигнал прямого выхода триггера 29 поступает по выходу 39 навход сброса формирователя 8 дополнительного кода, устанавливая его в исходное состояние.Элемент 31 И формирует из сигналов прямого выхода триггера 28 и инверсного выхода триггера 29 импульсный сигнал, действующий в течениепервыхтактов работы преобразователя на втором входе элемента 16 Ии управляющем входе вычитателя 7.Сигнал логической единицы на управляющем входе вычитателя 7 обеспечивает выполнение операции вычитания,которая завершается, как только науправляющем входе вычитателя 7 устанавливается сигнал логического нуля.Спустя 2тактов после запускапреобразователя на выходе делителя26 частоты формируется второй импульс, который сбрасывает триггер 29в нулевое состояние и спустя тактчерез элемент 33 задержки и элемент32 И, открытый сигналам инверсноговыхода триггера 29, поступает на нулевой вход триггера 28, устанавливая его в нулевое состояние спустя2 н+1 такт после запуска преобразова 22829 О 1 Пзаканчивается. теля, Триггер 28 в нулевом состоянии блокирует элемент 30 И, и выдача тактовых импульсов блоком 12 управления прекращается.Импульс, сформированный на выходе элемента 32 И блока 12 управления, поступает также на нулевые входы триггеров 14 и 15, устанавливая их в нулевые состояния.Таким образом, спустя 2 и+1 такт после запуска преобразователя триггеры 14, 15 и триггеры 28, 29 блока 12 управления устанавливаются в нулевые состояния и цикл преобразования Формула изобретения Преобразователь кода системы остаточных классов в позиционный код, содержащий первый, Второй и третий регистры сдвига, блок умножения, сумматор-вычитатель, сумматор, формирователь дополнительного кода, переключатель основания, переключатель диапазона, коммутатор, первый и второй триггеры, первый, второй, третий и четвертый элементы И, первый и второй элементы задержки и блок управлення, включающий генератор тактовых импульсов, генератор одиночных импульсов, делитель частоты, первый триггер, три элемента И и элемент задержки, вход которого соединен с выходом делителя частоты, вход которого соединен с выходом первого элемента И, к первому входу которого подключен прямой выход генератора тактовых импульсов, инверсный выход которого соединен с тактовым входом генератора одиночных импульсов, вход запуска которого, являющийся входом блока управления, соединен с входом запуска устройства, выход генератора одиночных импульсов подключен к первому выходу блока управления и единичному входу первого триггера, выход которого подключен к второму входу первого элемента И, первые входы второго и третьего элементов И объединены, первый выход блока управления подключен к первым входам первого и второго элементов И устройства и управляющим входам регистров сдвига, второй выход блока управления соединен с тактовыми входами первого и второго регистров сдвига, информационные входы которых являются пер 2 О 25 ЗО 35 40 45 5 О 55 ными и вторыми входами устройства, информационные входы третьего регистра сдвига соединены с соответствующими выходами переключателя диапазона, выходы переключателя основания подклю .екы к первым входам блока умножения, второй вход которого соединен с выходом третьего элемента И устройства первый вхоД которого под)ключен к выходу формирователя дополнительного кода, выход блока умножения соединен с первым входом сумматора-вычитателя, второй вход которого подключен к выходу первого элемента задержки, а выход сумматора-вычитателя соединен с первым входом сумматора, второй вход которого подключен к выходу коммутатора, а выходк входу последовательной записи третьего регистра сдвига, выход которого соединен с первым входом коммутатора и первым входом четвертогоэлемента И, выход которого черезвторой элемент задержки подключен квторому входу коммутатора, управляющий вход которого соединен с прямымвыходом второго триггера, прямой выход первого триггера подключен кпервому управляющему входу сумматоравычитателя, нулевые входы триггеровобъединены, а единичные входы подключены к выходам соответствующихэлементов И, о т л и ч а ю щ и й с ятем, что, с целью повышения быстродействия, в него введены блок сравнения кодов, вычитатель и элементИСКЛЮЧАЮЩЕЕ ИЛИ, а в блок управления введен второй триггер, счетныйвход которого соединен с выходомделителя частоты, инверсный выходподключен к первому входу второгоэлемента И, второй вход которогосоединен с выходом элемента задержки,выход второго элемента И подключенк нулевому входу первого триггера,выход которого соединен с вторымвходом третьего элемента И, выходыпервого, третьего и второго элементов И и прямой выход второго триггера являются соответственно вторым,третьим, четвертым и пятым выходамиблока управления и подключены соответственно к тактовому входу третьего регистра сдвига, к второму входутретьего элемента И устройства иуправляющему входу вычитателя, к нулевьи входам триггеров и к взводусброса формирователя дополнительногокода, управляющий вход которого объе 11динен с вторым управляющим входом сумматора-вычитателя и подключен к инверсному выходу первого триггера, прямой выход которого соединен с вторым входом четвертого элемента И, выход формирователя дополнительного куда подключен к выходу вычитателя, первый вход которого объединен с входом первого элемента задержки и подключен к выходу второго регистра сдвига, второй вход вычитателя 228290 1 )соединен с выходом первого регистра сдвига, второй вход первого элемента И подключен к выходу блока сравнения кодов, первые и вторые входы которого объединены с информационными входами соответствующих регистров сдвига, входы первых разрядов которых объединены с входами элемента ИСКЛ 10- ЧАЮЩЕЕ ИЛИ, выход которого подключен к второму входу второго элемента И.1228290 Составитель О. РевинскийКиштулинец Текред Н. Бонкало амборска рректо Подписно д4 аушская на оиэводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,дакторказ 229