Преобразователь двоичной дроби в двоично-десятичную дробь

(72) Автор изобретен В. льченко огский радиотехнический институтВ. Д. Калмыкова(7 ) Заявите АТЕЛЬ ДВОИЧН О-ДЕСЯТИЧНУЮ РЕОБР В ДВО ОБИ Б ржк ожет быть устройств, тичное пречный преобрамматор, регистр элемент заэтого устрой 10 сущ- преИзобретение относится к автоматике вычислительной технике и миспользовано при построенииосуществляющих двоично-десяобразование информации.Известен двоично-десятизователь, содержащий сусдвига, блок управления идержки Ц , Недостаткомства является низкое быстродействие.Наиболее близким по технической ности и схемному решению является образовател, содержащий регистр сдвига, первый сумматор, первый элемент задержки, два элемента И и блок управления, первый и второй выходы которого соответственно соединены с первыми входами первого и второго элементов И выход первого элемента И соединен с первым входом регистра сдвига, второй вход которого соединен с информационно шиной преобразовачеля, выход регистра сдвига соединен с первым входом первого сумматораи через первый элемент за де и - со вторым входом первого сумматора 21Недостатком этого преобразователя является, относительно низкое быстродействиее.Цель изобретения состоит в увеличении скорости преобразования.Это достигается за счет выполнения умножения на сто и одновременного получения двух десятичных разрядов резуль-, тата. Для этого предлагаемый преобразователь содержит второй сумматор, второй элемент задержки, коммутатор и блок памяти, первый вход которого соединен с третьим выходом блока управления, второй вход блока памяти через коммутатор соединен с выходом второго элемента И, а выход блока памяти соединен с выходной шиной преобразователя, выход второго сумматора соединен со вторыми входами первого и второго элементов И, первый вход второго сумматора соединен с выходом первого сумматора, а второй вход второго сумматора че3 7235 рез второй элемент задеркки соединен с выходом первого элемента задержки,На чертеже показана функциональная схема предлагаемого преобразователя, на которой приняты следующие обозначения: управляющая шина 1 блок 2 управления, первый и второй элементы И 3,4, регистр 5 сдвига, информационная шина 6, коммутатор 7, блок 8 памяти, выходная шина 9, первый и второй (двоичные) сум маторы 10, 11, первый и второй элементы задержки 12, 13. Управляющая шина 1 необходима для подачи сигнала пуска на вход блока 2 управления, обеспечивакзцего работу всего устройства в целом. 35 Первый выходблока управления 2 соединен с первым входом первого элемента И 3, управляющего циркуляцией остатков во всех циклах, кроме первого. Второй выход блока управления. 2 соединен с 2 о первым входом второго элемента И 4, обеспечивающего прохождение старших семи разрядов произведения. Выход первого элемента И 3 соединен с первым входом регистра 5 сдвига, обеспечиваю щего циркуляцию и хранение находя 1 цейся в нем информации. Второй вход регистре 5 сдвига соединен с информационной шиной 6, служащей для записи исходного двоичного числа, Выход второго элемен та И 4 соединен со входом коммутатора 7 который выбирает необходимую ячейку блока памяти 8. Блок памяти 8 хранит девяносто девять двоично-десятичных чисел (по числу комбинации двух десятич- З 5 ных цифр от нуля до девяносто девяти). Выход блока памяти 8 подключен к выходным шинам 9, являющимся выходом устройства. Управление выдачей двух тетрад искомого числа производит блок уп- ф равления 2, для чего его третий выход подключен ко второму входу блока памяти 8, Выход регистра 5 сдвига соединен с первым входом первого двоичного сумматора 10 непосредственно и через пер вый элемент задержки 12, смещающий двоичную информацию на три иции в сторону старших разрядов, со вторым его входом и входом второго элемента задержки 13, смещеюшего информеци 1 о на 5 О три позиции в сторону старших разрядов. Выходы первого двоичного сумматора 10 и второго элемента задержки 13 соединены соответственно с первым и вторым входами второго двоичного сумматора 11, 55 выход которого соединен со вторыми входами первого и второго элементе И 3, 4, Необходимо отметитьчто первый и 68 4второй двоичные сумматоры 10, 11 совместно с первым и вторым элементами задержки 12, 13 обеспечивают умножение содеркимого регистра сдвига 5 на 1100100 (сто в двоичном коле);Преобразование осуществляется в следующей последовательности. На блок 2 управления поступает по управляющей шине 1 сигнал начала преобразования. Одновременно на регистр 5 сдвига с информационной шины 6 записывается двоичное число, подлежащее преобразованию, После этого начинается первый цикл преобразования. При этом содержимое регистре 5 сдвига последовательным кодом поступает на первый вход первого двоичного сумматора 10, а на второй вход - со сдвигом на три разряда, С выхода первого двои .ного сумматора 10 коды поступают на первый вход второго десятичного сумматора 11, суммируясь с содеркимым регистра 5 сдвига, смещенным нв пять позиций в сторону старших разрядов, поступающие на второй его вход с выхода второго элемента задержки 13.Таким образом, производится умножение двоичного числа на сто косвенным путем (путем сдвигов и сложений). При этом младшие разряды произведения (остаток) через первый элемент И 3 записываются в регистр 5 сдвига с первого по (о -2) ой разряды, е две его младших разряда необходимо установить в нулевое состояние. Старшие семь разрядов произведения через второй элемент И 4 записываются на коммутатор 7. В следующем такте производится выбор соответствующей пары тетрад из блока 8 памяти, поступающей на выходную шину 9, являющуюся выходом преобразователя, Не этом первый цикл преобразования заканчивеез:я, В последующих циклах процесс умножения на сто, выделения старших семи разрядов произведения и остатков и выбор соответствующей пары тетред повтор яетс я,Таким образом, за один цикл преобразования получается две разряда выходного коде, что позволяет в два реза повысить скорость преобразования.Формула изобре те нияПреобразователь двоичной дроби вдвоично-десятичную дробь, содержащийрегистр сдвига, первый сумматор, пер 5 7 235 вый элемент задержки, два элемента И и блок управления, первый и второй выходы которого соединены соответственно с первыми входами первого и второго элементов И, выход первого элемента И соединен с первым входом регистра сдвига, второй вход которого соединен с информационной шиной преобразователя, выход регистра сдвига соединен с первым входом первого сумматора и через пер вый элемент задержки - св вторым входом первого сумматора, о т л и ч а ю - ш и й с я тем, что, с целью увеличения скорости преобразования, он содержит второй сумматор, второй элемент задери ки, коммутатор и блок памяти, первый вход которого соединен с третьим выходом блока управления, второй вход - че 68 6рез коммутатор соединен с выходом второго элемента И, а выход - соединен свыходной шиной преобразователя, выходвторого сумматора соединен со вторымивходами первого и второго элементов И,первый вход второго сумматора соединенс выходом первого сумматора, второй входвторого сумматора через второй элементзадержки соединен с выходом первогоэлемента задержки. Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР И 302774, кл. 6 06 Р 5/02, 1969. 2. Авторское свидетельство СССРшавск аказ 429/37 Подписи ЦНИИ ССР Тираж 751ПИ Государственного комитета С по делам изобретений и открыти 5, Москва, Ж, Раушская наб 3 лиал ПГ Патент, г. Ужгород, ул. Прооктнг Составитель М. Ар ий едактор Н. Козлова Техред О. Андрейко К ер ое ктор И. М у с к а