Преобразователь двоично-десятичного кода в двоичный код

О и и ".-ВИ-Е ИЗОБРЕТЕНИЯ Союз Соаетскик Социалистических Республик(22) Заявлено 200378 (21) 2591927/18-24с присоединением заявки Нов(51)М. Кл,6 06 Р 5/02 Государственный комитет СССР по делам изобретений н открытий(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО - ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ КОД 1Изобретение относится к автоматикеи вычислительной технике и можетбыть использовано при построениипреобразователей .кодов.Известен преобразователь двоичнодесятичного кода в двоичный код,содержащий дешифратор и накопительный сумматор,Недостатки преобразователя - наличие сложного дешифратора и невысокое быстродействие 1.Наиболее близким по техническойсущности является преобразовательдвоично-десятичного кода в двоичный код, содержащий два одноразрядных сумматора и регистр сдвига, дваэлемента И и элемент задержки 2.Недостатком преобразователя является низкое быстродействие.Цель изобретения в . повышение быстродействия.Цель достигается тем, что предлагаемый преобразователь содержит ивходных тетрад, (и) промежуточныхрегистров и (2 и) одноразрядныхсумматоров,где и - число разрядов десятичного кода, причем выход первойвходной тетрады соединен со входомпервого промежуточного регистра, выходы всех промежуточных регистров соеди.4 О иены соответственно со входами нечетных ,одноразрядных сумматоров, выход1-го нечетного одноразрядного сумматора (1=1-2 и) соединен с первымвходом (1+1) -ого,одноразрядного сумматора, второй вход которого соединенс выходом (1+1)-ой входной тетрады,а выход (1+1)-ого одноразрядного сумматорасоединен со входом регистра сдвига Блок-схема предлагаемого преобразователя приведена на чертеже.Устройство содержит входные тетрады 1, 2.и; промежуточные регистры 3, 4,(и)1 одноразрядные сумматоры 5, 6, 7, 8, (2 и)1 регистр сдвига 10. Промежуточный регистр и два одноразрядных сумматора образуют преобразующий каскад. На входы входных тетрад подключены соответствующие десятичные разряды преобразуемого числа. Выход тетрады 1 подключен ко входу промежуточного регистра 3, выходы которого подключены ко входам одноразрядного сумматора 5, при этом выход сумматора 5 соединен со входом сумматора 6. Выход входной тетрады 2 подключен ко входу одноразрядного сумматора 6, выход которого соединен со входом промежуточного регистра 4. Выходы последнего подключены ко входам одноразрядного сумматора 7, который своим выходом соединен со входом одноразрядного сумматора 8. Выход одноразрядного сумматора (2 п) соединен со входом сдвигового регйстра 10.Преобразователь работает следующим образом. На входную тетраду подается старший десятичный разряд О который с каждым тактом сдвигается в промежуточный регистр 3 первого каскада. На одноразрядном сумматоре 5 эти два числа суммируются и на выходе получается число, соответствующее первому десятичному разряду, умноженному на (5 1010. Сумматор 6 суммирует первый десятичный разряд, умноженный на 1010 и код второго десятичного разряда.С выхода второго сумматора первого каскада код поступает на вход регист ра 4 следующего (второго) каскада и т.д. С выхода (2 п)-го сумматора последнего и-го каскада двоичное число по тактовым импульсам записывается в регистр двоичного кода 10. Та ким образом, данное устройство реализует следующую обработку числа:(0101 ОО )О 1 О+.+С 1 О 1 О+О,где О-и - десятичный разряд двоичнодесятичного числа.Предлагаемое устройство обеспечивает повышение быстродействия. Визвестном устройстве время преобразования составляет и циклов преобразования. Время цикла определяется временем сложения результата предыдущего цикла с очередным десятичным разрядом плюс три такта задержки 3-х разрядного регистра,ф Таким образом, 40 время цикла составляет более 7 тактов и,;будет тем больше, чем длинее преобразуемое число,В предложенном устройстве время преобразования двоично-десятичного числа в двоичное определяется 4 тактами вывода кода из входных регистров и суммарной задержкой промежуточных 3-х разрядных регистров равной 3(п) такта, т.е. полное время преобразования составляет 4+3(п) тактов.Отсюда следует, что время преобразования числа предложенньм устройством более чем в 7 п раэ меньше иэзестного 4+3(п) устройства.При минимальном количестве десятичных разрядов преобразуемого числа ииспользуя предлагаемое устройство, получают увеличение быстродействия по сравнению с известным приблизительно 1,8 раза. При увеличении разрядности преобразуемого числа преимущество по быстродействию возрастает.Формула изобретенияПреобразователь двоично-десятичнбго кода в двоичный код, содержащийдва одноразрядных сумматора и регистрсдвига, о т л и ч а ю щ и й с я тем,что, с целью увеличения скоростипреобразования, он содержит и входныхтетрад, (и) промежуточных регистрови (2 п)одноразрядных сумматоров,где п - число разрядов десятичногокода, причем выход первой тетрадысоединен со входом первого промежуточного регистра, выходы всех промежуточных регистров соединены соответственно со входами нечетных однораз-.рядных сумматоров, выход 1-го нечетного одноразрядного сумматора (1=1 -+1)-ого одноразрядного сумматора,второй вход которого соединен с выходом (1+1)-ой входной тетрады, а выход (1+1)-ого одноразрядного сумматора соединен со входом соответствующего промежуточного регистра, выходпоследнего одноразрядного сумматорасоединен со входом регистра сдвига.Источники информации,принятые во внимание при экспертизе1. Патент Японии 9 47-35219,кл. 97 (7) Е 21, 1970,- 2. Авторское свидетельство СССРФ 237461, кл. 6 06 Р 5/02, 1968.уль М. АршавскийМ.Келемеш Корректор В. Бутяг Редакт Заказ 928 1 тентфф, г. Ужгород, ул. Проектная, 4 Фил П ЦН ИИП И по д 113035, МТираж 75 осударственног ам изобретений кюа, Ж, Рауш Подписнокомитета СССРи открытийская, наб., д. 4/5й