Матричный накопитель для интегральных запоминающих устройств

С А Н ОП И ИЕ ИЗОБРЕТЕН Ия Союз СоеекюаСоциалистицесваРеспублик п 1)710075 К АВТОРСКОМУ СВИДВТВЛЬСТВУ(22) Заявлено 17.08.7 (21) 2517966/18-24с присоединением заявки Мв -(23) Приоритет -Опубликовано 15.01.80. Бюллетень МвДата опубликования описания 25.01.80(5) М. Кл. 1 С 11/00 юсударственнын номнтет ссср но делам нзобрвтвннй н открытий(7) Заявитель осковский институт электронной техники(54) МАТРИЧНЫЛ НАКОПИТЕЛЬ ДЛЯ ИНТЕГРАЛЬНЬ ЗАПОМИНАЮЩИХ УСТРОЯСТВИзобретение относится к области микроэлектроники и может найти применение в интегральных запоминающих устройствах (ЗУ),Известны матричные накопители для интегральных ЗУ, содержащие матрицу элементов памяти, соединенных двумя группами адресных и разрядных шин, и элементы источников тока, подключенные к адресным шинам одной из групп . Такие накопители обеспечивают возможность использования эффективных схем адресного и разрядного управления накопителем.Наиболее близким техническим решением к данному изобретению является накопитель, содержащий две группы адресных и разрядных шин, в перекрестиях которых установлены элементы памяти, источник питания, подключенный через элементы согласования уровней напряжения к адресным шинам одной группы, и элементы источников тока, подключенные к адресным шинам другой группы 2. В этом устройстве благодаря протеканию токов питания элементов памяти через элементы согласования обеспечивается возможность построения экономичных схем адресных формирователей, не потребляющих мощность в режиме хранения информации.Недостаток этого устройства заключается в сравнительно большом разбросе величины напряжения на адресной шине, обусловленном технологическим разбросом параметров элементов памяти, что приводит к снижению помехоустойчивости и разбросу динамических параметров ЗУ. Наиболее сильно этот недостаток проявляется в накопителях на элементах памяти с инверсным включением транзисторов, например инжекционных, тиристорных.Целью изобретения является увеличение помехоустойчивости и быстродействия матричного накопителя.Эта цель достигается тем, что матричный накопитель, содержащий две группы адресных и разрядных шин, в перекрестиях которых установлены элементы памяти, источник питания, подключенный через элементы согласования к адресным шинам одной группы, элементы источников тока, дополнительно содержит последовательно соединенные элементы памяти и согласования и опорный элемент. Дополнительные элементы памяти и согласования подключены к источнику питания, а опорный элемент - к шине нулевого потенциала. Элементы источников тока выполнены на транзисторах, коллекторы которых подключены к соответствующим адресным шинам другой группы, эмиттеры транзисторов подключены к шине нулевого потенциала, а базы - к точке соединения опорного элемента и дополнительного элемента памяти.На чертеже представлена схема матричного накопителя.Устройство содержит матрицу элементов памяти 1, соединенных в и строк адресными шинами 2 (шины 212) и адресными шинами 3 (шины 33), элементы источников тока, выполненных на транзисторах 4 (транзисторы 4,4), элементы согласования уровня напряжения адресных шин, выполненные на резисторах 5 (резисторы 5 5), дополнительные элемент согласования, выполненный на резисторе 6, элемент памяти 7 и опорный элемент, выполненный на диоде 8. Резисторы 5 включены между источником питания Е и соответствующими шинами 2. Коллекторы транзисторов 4 подсоединены к соответствующим шинам 3, а эмиттеры соединены с шиной нулевого потенциала. Резистор 6, соединенный с источником питания Е, другим выводом подключен к адресной шине 9 элемента памяти 7. Другая адресная шина 10 элемента памяти 7 соедичена в точке 11 с анодом диода 8, катод которого соединен с шиной нулевого потенциала. По разрядам элементы памяти матрицы объединяются разрядными шинами 12 и 13. Выводы элемента памяти 7, соответствующие разрядным шинам, не задействованы.Устройство работает следующим образом.Рассмотрим для примера работу строки с шинами 2 и 3, (другие строки идентичны ей). В режиме хранения информациитранзистор 4 работает в активном режиме,и ток 1, равный коллекторному току транзистора 4 задается в шину 3. При этомчерез шину 2, и резистор 5, протекает ток1, Через шину 9 и 10 протекают токии 1 соответственно. Введем обозначения-=8, -=8. Величины 6 и 6 опа Тз1ределяются параметрами структуры элементов 1 и 7. Ток 1 в, протекающий через диод8, связан с эмиттерным током 1 транзистора 4, соотношением-(1),где величина 1 определяется соотношениемразмеров эмиттерных областей транзистора 4, и диода 8 (диод 8 выполняется на основе эмиттерного р-и-перехода транзистора). Полагая, что выполняется условйе8, =Е (2) и пренебрегая базовыми токами транзисторов 4, можно получить следующее выражение для величины напряжения на шине%где Е - величина напряжения йсточникапитания;1.1 - величина напряжения на диоде 8;11 - величина напряжения на элементе 7;Яю,ийв - величины резисторов 5, и 6 соответственно.11Как видно из уравнения (3), величина Ц,а следовательно, и величина логического перепада на шине 3, практически не зависятот параметров структуры элементов 1 и, следовательно, нечувствительны к их разбросу.Это приводит к увеличению помехоустойчивости и быстродействия устройства.Величина тока 1 выбирается такой, чтобы обеспечить выполнение условия (2). Еслинеобходимо, вместо одного элемента 7 можно использовать группу элементов 7, включенных параллельно между шинами 9 и 10(подобно включению элементов памяти встроке матрицы). Минимально допустимаявеличина отношения 1 з /11 определяется исходя из требований к стабильности величины 11, с учетом базовых токов транзисторов типа 4,Как показано на чертеже, в ЗУ используется один диод 8. Если необходимо обеспечить более точное согласование характезв ристик диода 8 и транзисторов 4, можно транзисторы 4 объединять в группы, каждая изкоторых имеет свой диод 8, расположенныйна кристалле вблизи этой группы транзисторов,Другой возможный вариант устройствасостоит в использовании цепочки диодов,последовательно включенных между источником питания Е и шиной 9, с помощью которой можно варьировать чувствительностьвеличины Ы к отклонениям величин Е,4 в 1311 и 1.1 зп.Работа накопителя в режиме выборкиинформации осуществляется обычным длянакопителей подобного типа образом.Изобретение позволяет на 30 - 50/о повысить помехоустойчивость и быстродействиематричного накопителя,формула изобретенияМатричный накопитель для интегральныхзапоминающих устройств, содержащий две группы адресных и разрядных шин, в перекрестиях которых установлены элементы памяти, источник питания, подключенный через элементы согласования к адресным шинам одной группы, элементы источников тока и шину нулевого потенциала, отличающийся тем, что, с целью повышения помехоустойчивости и быстродействия накопителя, он710075 21 А. Сергее ич Ю.Макаренк Редактор НЗаказ 8768/5 нская цниипипо д113035, Мо лиал ППП 4/5 ая,содержит последовательно соединенные дополнительные элементы памяти и согласования, подключенные к источнику питания, и опорный элемент, подключенный к шине нулевого потенциала, причем элементы источников тока выполнены на транзисторах, коллекторы которых подключены к соответствующим адресным шинам другой группы, эмиттеры транзисторов подключены к шиСост Техред Тираж Госуд елам ква,Патенне нулевого потенциала, а базы - к точкесоединения опорного элемента и дополнительного элемента памяти.Источники информации,принятые во внимание при экспертизе1. Патент США3725878,кл. 340 - 174, опублик. 1974.2. Патент США3679917,кл. 340 в 174, опублик. 974 (прототип). авитель К. Шу жг арствен изобрете Ж - 35, т, г. фр КорректорПодписноного комитета СССний и открытийРаушская набд.Ужгород, ул. Проек