Элемент памяти

(9) 11 С 11/ Г 5 И ОБРЕТЕНИЯЕЛЬСТВУ К АВТОРСКОМ ВИ Целью изобретения является повышение надежности элемента памяти, Этодостигается тем, что элемент памятисодержит ключевой элемент на двухкоммутирующих транзисторах 10, 1 1и установочном транзисторе 12 с соответствующими связями. В режиме записи сигналом по шине 13 закрываютсятранзисторы 1 О, 11 и открываетсятранзистор 12, Это обеспечивает закрытое состояние обоих транзисторов первого инвертора 1, что приводит к отсутствию сквозного тока вэлементе памяти. В результате записьинформации в элемент памяти происходит независимо от соотношений сопротивлений каналов транзисторов элементов памяти. 1 ил. Ф А.Г,С88.8)оГ Бо 1У 5, 1 д-БСаге С 1- 87, с,712 - БгаСе С 1 гсс, 712 Бо 11 Й5, 198 54) ЭЛЕМЕНТ57) Иэобрете Я е относится к вычис лительной технике и может быть при менено в чных запоминающих устстрах, стеках, ОЗУ. ствах, ре транзистор 12, ши14 питания,Элемент памяти 13 записи, шин Изобретение отельной технике и сится к вычисли- ожет быть примеминающих устройтеках, ОЗУ.я является ловыляется двухп но в различных овым. Двухпортовый твах, регистрах, Целью изобретен нт памяти рабои элемента памяти.редставлена электри е надежнос ает Вследующим обрежиме ч генияотенциал "0",коммутирующие На чертеже иеская схема эю а ента ем и мяти,держит триггерах, выполненный на1, 2, два элементатранзисторах 3, 4,тины 5, 6шины ные отк лемент па ДПтты и по рторы 1, му ацрес рки и на анз инв двух и выборк ртора ИДП дн две левого коммутбо рядные борки, первый торы 1 две раэ 7,8 вь разр ется енте генторт читыв рующиый торо санная в эле яти. По другомуина 8 выборки циала,тра нэис 1, установо во ждает ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(56) ЕЕЕЕ Лоцгпа 1гсц 1 Гв, Ч. БС,720, рис,2,1 ЕЕЕ Лоцгпа 1 оц 11 в, Ч. БС, Ф720, рис. 4. азом.на шину 13 подаетПри этом р-канальтранзисторы 1 О, 11 ют первый и второй яне 14 питания. По уждается шина 7 дную шину 5 первого информация, запи 635214второго погта и через транзистор 4 разрядная инна 6 второго порта подключается к выходу первого инвертора 1, на ней устанавливается потенциал, записанный в элементе.Таким образом происходит чтение информации из элемента памяти по одному адресу на первый порт и чтение из другого элемента памяти по другому адресу на второй порт. При возбуждении шин 7 8 первого и второго портов по одному общему адресу разрядные шины 5,6 первого и второго портов подключаются к выходу первого инвертора 1 через транзисторы 3, 4 и информация, записанная в элементе памяти, счигывается на разрядные шины 5, 6 первого и второго портов.В режиме записи на шину 13 подается положительный импульс записи. При этом р-канальные коммутирующие транзисторы 10, 11 закрываются и выходы первого и второго инверторов 1, 2 отключаются от шины питания 14. Транзистор 12 открывается, и на выходе второго инвертора 2 устанавливается уровень "0"При этом выход первого инвертора 1 отключается также от шины 9, т,е. находится в третьем состоянииПри возбуждении шины 7 выборки первого порта выход первого инвертора 1 подключается через транзистор 3 выборки первого порта к разрядной шине 5 первого порта и на выходе первого инвертора 1 записывается потенциал разрядной шины 5, при этом не протекает сквозной ток при записи, так как выход первого инвертора 1 находится в третьем состоянии. При этом возможно, возбуждая, шину 8 выборки второго порта по тому же адресу, на разрядную шину 6 второго порта считывать информацию с разрядной шины 5 первого порта.Рассмотрим подробнее запись уровня "1" и "0" в элемент памяти.Предположим, на выход первого инвертора 1 записывают уровень "1", Выход второго инвертора 2 подключен к шине 9 через открытый транзистор 12. Выход первого инвертора 1 находится в третьем состоянии, и через транзистор 3 выборки выход первого инвертора 1 подключается к разрядной шине 5 первого порта, находящейся в состоянии "1", происходит заряд параэитной емкости выхода первого50 55 1 О 15 20 25 30 35 40 45 инвертора 1 до "1", По окончании импульса записи коммутирующие транзисторы 10 и 11 открываются и подключают входы питания триггера к шине 14питания, закрывается транзистор 12,выход первого инвертораподключается к шине 14 питания и через открытый р-канальный транзистор первого инвертора 1 на его выходе устанавливается напряжение, равное напряжению питания,Предположим, на выход первого инвертора 1 записывается уровень "0".Выход второго инвертора 2 подключенк шине 9 через открытый транзистор12, выход первого инвертора 1 находится в третьем состоянии, происходит разряд паразитной емкости выходапервого инвертора 1 до "0". По окончании импульса записи коммутирующиетранзисторы 10 и 11 открываются иподключают нагрузочные транзисторыпервого и второго инверторов 1, 2к шине 14 питания, закрывается транзистор 12, выход первого и второгоинверторов 1, 2 подключается к шине14 питания и через открытые р-канальные транзисторы первого и второго инверторов 1, 2 происходит заряд паразитной емкости первого и второгоинверторов 1, 2, Длительность стробазаписи меньше длительности импульсавыборки шин 7, 8, следовательно, квыходу первого инвертора 1 подключенаемкость разрядной шины 5 или 6, надва порядка превышающая паразитнуюемкость выхода второго инвертора 2.Выход второго инвертора 2 за 1-2 нсзаряжается до уровня напряжения питания, на выходе первого инвертора 1устанавливается напряжение, равноеуровню "0", замыкается цепь положительной обратной связи, обеспечивающая хранение информации в элементепамяти. Формула изобретения Элемент памяти, содержащий триггер на ЕИДП-транзисторах, два элемента выборки на МДП-транзисторах, истоки которых соединены с первым выходом триггера, затворы подключены к первой и второй шинам выборки элемента памяти соответственно, а стоки - к первой и второй разрядным шинам элемента памяти соответственно, вход нулевого потенциала триггера.оставитель С.Королевткина Техред М.Дидык Корректор М.Демчик едакт Подпис н ираж 348 аказ 758 иям при ГКНТ СС/5 ниям и отк ая наб., д омитета по осква, Жобре дарственного 113035, ауш венно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 рои подключен к шине нулевого потенциала элемента памяти, о т л и ч а ю - щ и й с я тем, что, с целью повышения надежности элемента памяти, он содержит ключевой элемент на двух коммутирующих МДП-транзисторах и установочном МДП-транзисторе, исток и сток которого соединены с входом нулевого потенциала и вторым выходом 635214 6триггера соответственно, затвор установочного транзистора подключен к шине записи элемента памяти и соеди 5нен с затворами коммутирующих транзисторов, истоки которых подключены к шине питания элемента памяти, а стоки соединены с первым и вторым входами питания триггера соответст 1 О венно.