Ячейка памяти

Номер патента: 533988

Опубликовано: 30.10.1976

Автор: Тенк

МПК: G11C 11/40

Метки: мдп-транзисторах, памяти, ячейка

...нуль), то тактовый импульс Ф, не проходит через запертый запоминающий транзистор 1. В итоге не происходит подзаряда конденсатора 2.Р е ж и м з а п и с и, Адресный импульс на шине 9 отпирает адресный транзистор 5 одновременно с поступлением тактового импульса Ф на шину б импульсного питания. Через открытые транзисторы 5 и 4 обкладка конденсатора 2, соединенная с затвором запоминающе. го транзистора, подключается к числовой шине 10. Если записывается логическая единица, то цепь заряда конденсатора 2 замыкается через открытый запоминающий транзистор 1. При записи нуля заряда конденсатора 2 не происходит либо он разряжается через транзисторы 5, 4 и 1, если ранее был заряжен.Режим считыв апня. Числовая шина 10 предварительно разряжается,...

Номер патента: 330490

Опубликовано: 01.01.1972

Авторы: Еремин, Лементуев, Ордена, Попова, Прангишвили, Сонин, Талов, Телемеханики, Фетисова, Черенкова

МПК: H03K 3/3565

Метки: диэлектрик-полупроводник12, металл, памяти, структурой, транзисторах, ячейка

...элемент записи выполнен в виде логического элемента И, входы которого подсоединены к раздельным шинам разрешение записи и запись. На чертеже приведенасхема предлагаемого устройУстройство содержит триный на транзисторах 2 - 6си на транзисторах 6 - 9. Эния, опроса и ускоряющиетеже не показаны. Затворы транзисторов 0 в качестве ключей разре мации в триггер 1, а тра пользуются в качестве кл мации в этот триггер. П 6, 8 и 7, 9 образуют л 5 И для соответствующи Устройство работаетВ исходном положении триггеся в одном из устойчивых состояжение на затворах транзисторовмомент соответствует уровнюнуля.Информновременнотшину разрпись соотв ация записывается только при одподаче логической единицы на ешение записи и на шину заетствующего плеча...

Номер патента: 1035639

Опубликовано: 15.08.1983

Авторы: Некрасов, Прокопенко

МПК: G11C 16/06, G11C 16/26, G11C 7/00

Метки: записи-считывания, запоминающих, устройств, формирователь

...обра 90 ме Режим хранения, На первую управляющую шину 5 разрешения считывания и на Вторую управлякзцуто шину 6 разрешения записи-стирания подается нулевой уровень напряжения, При этом уровень логического нуля на первой управляющей шине 5 запрещает запись информации и запоминающий элемент элемента памяти 3 с тремя состояниями, в на второй управляющей шине 6 обеспечивает формирование одинакового нулевого уровня напряжения нв пря5639 4 ствует невыбранной шине строки матрицы накопителя, открывается ключ 1, через который выход формирователя подключае ся к общей шине 7.Таким образом, в режиме записи в элемент памяти 3 предварительно записывается логическое состояние на вьиоде дешифратора затем дешифратор отключается и не оказывает влияние на...

Номер патента: 1161989

Опубликовано: 15.06.1985

Автор: Костюк

МПК: G11C 11/40

Метки: варианты, ее, информации, озу, памяти, хранением, энергонезависимым, ячейка

....памяти может быть применен любой изизвестных вариантов, используемыйв динамических, статических иликвазистатических ячейках памяти ОЗУ,вплоть до самого простого из них -ИДП-емкости. Необходимо только соблюсти следующее приближенное соотношение:Сз прс 1,1-2) В где С, - емкость затвора ИНОП-транзистора;С - емкость узла хранения поутенциала,"- напряжение программирования,Конструкция адресного формирователи, используемого как для записи,так и для считывания, может иметьили отдельные транзисторы записи исчитывания информации, или в простейшем случае один общий ИДП-транзистор, выполняющий обе функции,На фиг. 1 представлены ячейкипамяти по первому и второму вариантамф на фиг. 2 - то же, принциниальная электрическая схема на фиг. 3...

Номер патента: 574773

Опубликовано: 30.09.1977

Авторы: Еремин, Стоянов, Сухоруков, Толстых, Хорошунов

МПК: G11C 7/00

Метки: записи-считывания

...транзистора. Сток транзистора 5 подключен к выходу усилителя 1 считывания и к затвору первого выходного транзистора 8. Ис ток транзистора 9 объединен со стоком транзистора 8, исток которого связан с шиной 10 нулевого потенциала. К первому входу элемента ИЛИ - 1-1 Е 7 подключен один вывод элемента 11 задержки, другой вывод которого 25 подключен и объединенным затворам второго транзистора 2 считывания и первого транзистора 12 считывания и к шине 13 считывания. Истоки транзисторов 2 и 12 такке объединены и подключены к адресной шине 14, к 30 которой также подключены исток транзистора 5 записи и исток третьего транзистора 15 считывания. Затвор транзистора 15 связан с выходом элемента ИЛИ - НЕ 7, а сток объединен со стоком первого...