Устройство для вычитания

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХ СПУБЛИК 6 Г 7/ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИИ А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ССР1985. поции, вы(21) 4457813/24-24(71) Львовский политехнический институт им, Ленинского комсомола(54) УСТРОЙСТВО ДЛЯ ВЬИИТАНИЯ(57) Изобретение относится к вычислительной технике, предназначено длявычисления абсолютного значения разности двух операндов или передачи Изобретение относится к вычислительнои технике и может быть использовано при построении устройств отображения и обработки изображений.Цель изобретения - упрощение и вышение надежности устройства.На фиг, 1 представлена функциональная схема предлагаемого устройства; на фиг, 2 - временные диаграммы работы устройства в режиме вычисления разности операндов.В таблице представлены кодовые комбинации, поступающие на управляющие входы устройства, и Функ полняемые им в различных режимах его работы.Устройство содержит (Фиг, 1) первый 1 и второй 2 регистры, блок 3 задания режимов, арифметико-логическиц блок (АЛБ) 4, группу сумматоров 5 по одного из операндов ца своп вь)ходможет быть использовано цри построении устройств отображения и обработки изображений, в частности, в тецловизионной технике при сложеции позитивного и негативного кадров, Цельизобретения - упрощение и повышениенадежности устройства. Устройство содержит два регистра, блок заданиярежимов, арифметико-логический блок(АЛБ), группу сумматоров цо модулюдва, триггер, элемент И-НВ, Введецитриггера позволяет бл кцровать возникновение генерации по цени сбратцойсвязи АЛБ и определять равенство операндов при помощи элемента 11-1 Г. 2 ц",1 табл,модулю два, триггер 6, элемент И, 7,первый 8 и второй 9 информационныевходы, вход 10 синхронизации, первый (Д11 и второй 12 управляющие входы, первый 13, второй 14 и третий 15 выходы. ЯБлок 3 содержит элемент НБ 16 и элементы И 17 и ИЛИ 18,По входу 8 В устроиство поступаетпрямой код А первого операнда, цовходу 9 - инверсный код В второгооперанца, Наличие регистра 1 в устройстве обусловлено поступлением операндов из различных источников, цццпц.мер от ЗУ и АЦЧ. По входу 10 цостуцд -ют синхросигцалы СИ, цо входам 1112 - соответственно сигналы УПГУПР 2, На выход 13 поступает кол рцности операндов 1 А-В 1, ца выход 14инверсное значение сигнала соотцогния операндов А ) В, па выход 15 - цц 1566343версное значение сигнала равенстваоперандов А = В.На временных диаграммах (фиг. 2)обозначены: а - синхросигналы на вхо 5де 1 О устройства; б - информация иавыходе регистра 1; в - сигнал на выходе переноса блока 4;. г - инверсньп 1выходтриггера 6; д - информационныйвыход блока 4; е - выход элемента 10,з - выход 14; и - выход 15.В таблице обозначены: УПР 1, УПР 2 состояния сигналов на входах 11 и 12соответственно; М, 8 - коцовые состояния на соответствующих управляющих входах АЛБ 4, Сп - состояние наинверсном входе переноса АЛБ 4, Р 1функция, генерируемая на информационном выходе АЛБ 4, Р 2 - Функция,генерируемая на выходе 13 устройства,В графе Р .1 через А, В обозначеныоперанды на информационном входе АЛБ,в графе Р 2 через А, В обозначеныоперанды на информационных входахустройства,Устройство работает следующим образом.Режим вычисления разности операндов задается установкой О на входе 3011. При этом состояние на входе 12безразлично (см. таблицу).На выхоце элемента 16 блока 3 устанавливается 1, а на выходах элементов И 17 и ИЛИ 18, независимо отсостояния входа 12 - соответственноО и 1. По отрицательному фронту сигнала СИ на входе 1 О (Фиг. 2 а) операндА с входа 8 и операнд В с входа 9заносятся в регистр 1 (Лиг. 2 б). Одновременно сбрасывается триггер 640(фиг. 2 г), снимая инверсный сигналпереноса с соответствующего входаАЛБ 4. АЛБ пооизводит сложение операндов А и В. При А)В на инверсномвыходе переноса АЛБ устанавливается45О (фиг. 2 в), поступающий на установку триггера 6. Затем по положительному Фронту СИ сброс с триггера снимается и триггер устанавливается в 1.Сигнал переноса передается на соответ ствующий вход АЛБ, и сформированнаясумма инкрементируется (фиг. 2 д).По уровню О на своих первых входахсумматоры 5 передают код с информационного выхода АЛБ 4 на вход регистра 2 без инверсии. По следующему от,рицательному Фронту СИ этот код заносится в регистр 2 .(,Фиг. 2 ж), а в регистр 1 заносятся следующие операнды. Код на выходе 13 сопровождаетсяинверсным сигналом соотношения операндов (фиг,2 з), который формируется на выходе 14 из сигнала переноса.При АВ .АЛБ сигнал переноса не вырабатывает, и после установки в 1сигнала СИ инверсный выход триггера 6также остается в состоянии 1. Сумматоры 5 передают на вход регистра инверсию кода с информационных выходовАЛБ. При А = В на информационных выходах АЛБ Формируется код "Все единицы", которьпс сумматоры 5 инвертируют, поскольку сигнал переноса невырабатывается, По этому коду на.выходе элемента 7 устанавливается О(Фиг, 2 е), который заносится в ре-.гистр 2 (Фиг, 2 и) по его третьемуинформационному входу, Так на выходе15 Формируется инверсный сигнал равенства операндов,Установкой 1 на входе 11: устройство переводится в режим передачи операндов на выход. На выходе элемента16 устанавливается О и разрешаетсяФормирование уровней на выходах элементов 17 и 18 в зависимости от уровня на входе 12. Сигнал переноса вэтом случае не вырабатывается. При 0на входе 12 АЛБ 4 передает на свойинформационный выход инверсию операнда А, поступающего с входа 8. Сумматоры 5 по отсутствию сигнала переносавновь инвертируют этот операнд, и опе"ранд А поступает на выход 13. Аналогичным образом при 1 на вхопе 12 происходит передача операнда В на выход.13 с входа 9.Таким образом, вычисление абсолютного значения разности двух операндовв устройстве разбивается на два этапа:вначале вычисляется сумма А + В иопределяется наличие сигнала переоса, а затем производится инверсияэтой суммы либо ее инкрементированиев зависимости от сигнала переноса..Пополнительно производится определение соотношения и равенства операндов и, при необходимости, передачана выход одного из операндов,Формула изобретенияУстройство для вычитания, содержащее первый и второй регистры, арифметико-логический блок, группу сумматоров по модулю два, блок задаУПР 1 УПР 2 М Б Сп Р 1Г 2 0 1001 1 А+В А+ВО 1001 0 А+В+1 Л+В+10 1001 1 А+В А+В0 1001 0 А+В+1 А+В+11 0000 1 А А1 0101 1 В В 0 0 0 0 1 1 0 0 1 0 1 5 155,1 ния режимов, содержащий элемент НЕ, элемент И, элемент ИЛИ, причем перньй управляющий вход блока задания режи" мав соединен с первым управляющим входом устройства, с входам элемецта5 НЕ, с первым входам элемента И и с первым выходом блока задания режимов, второй управляющий вход блока задания режимов соединен с вторым управляюц входом устройства, с нторым входом элемента И и с первым входом элемента ИЛИ, выход элемента ИЕ соединен с вторым входом элемента ИЛИ и с вторым выходом блока задания режимов, выход элемента И соединен с третьим выходом блока задания режимов, выход эле" мента ИЛИ соединен с четвертым выходом блока задания режимов; выходы сумматоров по модулю два соединены с первыми инФормационными входами второго регистра, первые входы объединены и соединены с выходом переноса арифметика-логического блока и с вторым информационным входом второго регистра, а вторые нходы сумматоров па модулю дна соединены соатнетственна с информационными выходами арифметика-логическаго блока, первый и второй выходы второго регистра соединены с первым и вторым выходами уст( 6ройства, вход синхронцзнции первого и второс реЗ Гтан саеднеп с входам синхронизации устрайст;.а, первый и второй ццформаццаццые входы первого регистра соединены саотндтствео с первым ц вторым цц .армацианцыми входами устройства, перньп и второй выходы первого регстра соединены с первым и вторым инсармадонцыми входами арфметика-логическога блэка, первый, второй, третин и четвертый входы управления которого соепицецы соответственно с первым, вторым, третьим и четвертым выходами блока задаия режиман, а т л ц ч а ю ц е ес я тем, что, с целью упрощения и павьппения надежности устройства н него введены триггер и элемент И - НЕ, выход которога соединен с третьим информационным входом второго регистра, а входы соединены с инориацианными выходами арифметика-логического блока, выход и вход переноса которого соединены соответственно с входом установки и инверсным выходом триггера, вход сброса которого соединен с входам синхронизации устройства, третий выход второго регистра саед- нец с третьим выходам устройства гля вычитания.1566343 и Составитель В,ВаракинТехред М,Ходанич Корректор И ор Н.Тупщ е ява Заказ 1221 Тирюк 559 ПодписноеВНИИПИ Государственного комитета по изобретениям и от 113035, Иосква, Ж, Раушская наб.,тпям при ГКНТ ССС роизводственно-издательский комбинат "Патент", г. Ужгород, у. Гагарина, 101