Микропрограммный процессор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 801517034 А 1 150 4 8 06 Р 15/00, 9/22 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ П 1 НТ СССР 1(56) Авторское свидетельство СССР М 1037263, кл. О 06 Р 15/00, 1982Авторское свидетельство СССР У 1024927, кл. О 06 Р 15/00, 1982, (54) МИКРОПРОГРАММНЬ 1 Й ПРОЦЕССОР (57) Изобретение относится к вычислительной технике и может быть использовано при разработке микропро-граммных процессоров цифровых вычислительных машин. Цель изобретения увеличение быстродействия процессора при выполнении операций над разрядами, а также при выполнении операции 2вычисления корня. Это достигнуто за счет ведения возможности выборки констант из блока памяти микропрограмм на регистр со специальными установочными входами с совмешением выполнения действий над ними, а также за счет введения возможности ветвления по группе условий, Микропрограммный процессор содержит операционный блок 1, блок 2 микропрограммной памяти, первый 3 и второй 4 регистры микрокоманд, первый мультиплексор 5, блок 6 управления, первый элемент ИЛИ 7, элемент ИЕ 8, счетчик 9, дешифратор 10 операций, регистр 11 адреса, регистр 12 связи с блоками памяти, первый элемент И 13, регистр 15 констант, второй57034 Ныбрэка следугощ саманди кин Составитель А.Сош.1 Прковецкая Техред Л,Олиинык Корректор РН.Корол едакт 66 По ис ное ир и ГЕНТ ССС к омит ква оизводственно-издательский комбинат "Патент", г. Ужгород,гарина, 1 Заказ 6391/51ВНИИПИ ГосУдарственного113035,о из35,тениям и открытиямская наб д. 4/51517034 510 16, третий 17 и четвертый 18 мультиплексоры, дешифратор 19 разрядов,второй элемент ИЛИ 20, второй 21 итретий 22 элементы И, элемент И-НЕи группу элементов ИЛИ 24. При необходимости выборки из блока 2 микропрограммной памяти константы в К-ймикрокоманде на втором выходе перного регистра 3 микрокоманд выставляется сигнал логической единицы,который запрещает прием на второйрегистр 4 микрокоманд и разрешаетприем на регистр 15 констант. При 11 зобретение относится к вычислитель 3 ной технике и может быть использовано нрн разработке микропрограммных пронессоров цифровых вычислительных мапнн1 ель изобретения - повышение быст родейстиня процессора.На фнг.1 представлена структурная схема микропрограммного процессора; на фиг.2 - структурная схема операционного блока на фиг.3 - временная диа 30 грамма формирования сигналов приема на регистр констант и второй регистр микрокоманд; на фиг,4 - алгоритмы вычисления квадратного корня.Микропрограммный процессоР (фиг.) содержит операционньпл блок 1, блок 2 микропрограммной памяти, первый 3 и второй 4 регистры микрокоманд, первый мультиплексор 5, блок 6 управления (генератор тактовьи импульсов), 40 первый элемент ИЛИ 7, элемент НЕ 8, счетчик 9, дешифратор 10 операций, регистр 11 адреса, регистр 12 связи, первый элемент И 13, выход 14 адреса процессора, регистр 15 констант, вто рой, третий и четвертый мультиплексоры 16-18. дешифратор 19 разрядов, второй элемент ИЛИ 20, второй и третий элементы И 21 и 22, элемент И-НЕ 23, группу элементов ИЛИ 24, информадионный выход 25 процессора, вьиод 26 внешних микропроцессоров и информационный вход 27.Операционный блок 1 (фиг,2) содержит сумматор 28 (М)-разрядные мульЪ55 тнплексоры 29 и 30, М-разрядный демультиплексор 31 и группу из М регистров 32, выходами соединенных с соответствующими входами пятого 29 и шесвыполнении операции вычисления корняиспользуется итерационный алгоритм,осуществляющий последовательное определение значений разрядов результата. Определение значений р-го разряда производится по знаку разностимежду значением числа, из котороговычисляется корень,и соответствующимему приближением. При выполнении операций осуществляются ветвление погруппе условий на входах первого мультиплексора 5 и управление адресамимикропрограммной памяти, 4 ил,того 30 мультиплексоров, связанных соответственно с первым и вторым входами сумматора 28, выход которого соединен с выходом блока 1 и входами М регистров 32, синхровходы которых подключены к соответствующим выходам демультинлексора 31, первый и второй входы блока 1 соединены соответственно с (Г 1-1)-ми и (М)-ми входами мультиплексоров 29 и 30, третий и четвертый входы блока 1 с управляющими входами сумматора 28 и демультиплексора 31, пятый - с управляющими входами пятого 29 и шестого 30 мультиплексоров, синхровход - с входом демультиплексора 31.Сущность изобретения состоит в повышении быстродействия при выполнении операций над разрядами, а также при выполнении операции вычисления корня за счет введения возможности выборки констант из блока памяти программ с совмещением выполнения действия над ними, а также с введением воэможности ветвления по группе условий.Микропрограммный процессор работает следующим образом.Выходы регистров 3 и 4 микрокоманд соответствуют определенным полям микрокоманд, Первый выход регистра 3 соответствует полю адреса перехода, второй - полю управления приемом на регистр 15 констант, Первыйл выход регистра 4 представляет собой поле операций, второй - поле выбора источника модификации адреса микро- команды, третий, четвертый и пятый выходы определяют цапля, управляющие работой операционного блока 1, шес 1517034той выход представляет собой поле,управляющее работой внешней памяти,седьмой управляет работой мультиплексора 6.Прием очередной микрокоманды из5блока 2 микропрограммной памяти напервый 3 и второй 4 регистры микрокоманд производится синхронно с сигналами с выхода генератора 6, опреде- Оляющими период следования микрокоманд, и по времени совпадает сзадним фронтом этих сигналов, При обычном следовании микрокоманд на второмвыходе первого регистра 3 микрокоманд присутствует сигнал логическогои0 , который, поступая на первыевходы элементов ИЛИ 7 и И 13, разрешает прием информации на второй регистр 4 микрокоманд и запрещает гоприем на регистр 15 констант,При необходимости выборки из блока 2 микропрограммной памяти константы в Кмикрокоманде на втором выходе первого регистра 3 микрокоманд г 5выставляется сигнал логической ,который запрещает прием на второй регистр 4 микрокоманд и разрешаетприем на регистр 5 констант. Такимобразом в (К)-й микрокоманде на регистр 5 констант будет принятаконстанта. Поскольку содержимое второго регистра 4 микрокоманд не изменяется, в (К)-й микрокоманде выполняется функция указанная в К-й микроЭ 35команде. Это позволяет производитьдействия с константой не в (К)-й,а в (К)-й микрокоманде (фиг.3).На регистр 12 связи по управляющему сигналу с четвертого выхода дешифратора 10 операций производитсяприем команды, выбранной по адресу,находящемуся на регистре 1 адреса,при этом второй мультиплексор 16 сигналом с седьмого выхода второго регистра 4 микрокоманд переключен таким образом, что на его выходе находится информация, поступающая иэвнешней памяти на информационныйвход 27 процессора, Начало выборкикоманды из внешней памяти определяетсигнал обращения за командой, выдаваемой по окончании предьдущей команды с шестого выхода второго регистра 4 микрокоманд на управляющий Выход 26 процессора.Следующим этапом выполнения команды является формирование адресаоперанда, при этом выполняемые в микропрограмме действия зависят от вида адресации (прямая, относительная, косвенная), который определяется полем признака адресации команды. Разряды признака адресации поступают с выхода регистра 12 связи с бгоками памяти на младшие разряды первого мультиплексора 5 по третьему входу, а на его второй вход поступает управляющая информация с второго регистра 4 микрокоманд, которая подключает информацию с третьего входа на выход мультиплексора 5. Информация с выходов первого мультиплексора 5 поступает на входы элементов ИЛИ 24, а на вторые их входы подается информация с выхода первого регистра 3 микро- команд, которая представляет собой поле адреса перехода к следующей микрокоманде. Причем младшие разряды адреса перехода, по количеству равные разрядам признака адресации, должны быть 0; например 00101101000 (при количестве разрядов поля признака адресации, равного трем). Результат логического сложения на выходах элементов ИЛИ 24 в зависимости от значения разрядов признака адресации определяет одну из восьми ячеек блока 2 микропрограммной памяти. Таким образом организуется ветвление к группе ячеек блока 2 микропрограммной памяти в зависимости от видапризнака адресации,Формирование адреса операндаосуществляется в операционном блоке1 и представляет собой выделение адресной части команды и передачу еена регистр 11 адреса (при прямойадресации) либо сложение выделеннойадресной части команды с одним изиндексных регистров (при относительной адресации) и передачу результататакже на регистр 11 адреса.Выделение адресной части командыосуществляется путем логическогоумножения константы с количествомединичных битов, равным адресной части команды, на саму команду. Например, при 16-разрядной команде, когдаадресной частью являются младшие Оразрядов, осуществляется логическоеумножение на константу000000111111111, в результате чегостаршие шесть разрядов обнуляются,При этом информация на третьем выходе второго регистра 4 микрокомандопределяет вид выполняемой операцион 151703450 пым блоком 1 функции арифметическоесложение, логическое сложение ит.д.), информация на четвертомвыходе определяет адрес регистра операционного блока 1, в который эапи 5сывается результат, а информация напятом выходе второго регистра 4микрокоманд определяет адреса операндов, участвующих в выполнении указанной функцииеАдрес операнда, полученный насумматоре 28, поступает на информационный вход регистра 11 адресаи принимается на него при приходена управляющий вхоЖ сигнала приема спервого выхода дешифратора 1 О операций.Для выполнения действий, определяемых кодом операций команды, производится выход в начало микропрограммы выполнения текущей команды,для чего разряды кода операции, хранящиеся на регистре 12 связи с блоками памяти, поступают через старшие 25разряды первого мультиплексора 5по третьему входу на первые входыэлементов ИЛИ 24 группы. При этом навторые входы элементов ИЛИ 24 посту тпает адрес перехода с нулями в старших разрядах, по количеству равныхкоду операции, При 6-разрядном кодеопераци с на выходах элементов ИЛИ 24получается информация, определяющаяв зависимости от значения кода опера 35ции одну или 64 ячейки блока 2 микропрограммной памяти, Каждая из указанных 64 ячеек является началом микропрограммы выполнения одной из 64 команд, составляющих систему команд,аким образом, осуществляется ветвление одновременно по большему числуразрядов (в данном случае по 6),При реализации системы команд процессоров цифровых вычислительных45машин наиболее сложными, ведущимик большим аппаратурным и временнымзатратам, представляются обычно операции над разрядами, а также операциявычисления квадратного корня,Операции над разрядами реализуетзапись "0" или "1" в опеределенныйразряд ячейки блока внешней памятилибо присвоение значения определенного разряда ячейки внешней памяти55признаку результата либо записьпризнака результата в определенныйразряд ячейки внешней памятиПривыполнении команд над разрядами происходит изменение значения толькоодного разряда, значение остальныхостается неизменным.Рассмотрим алгоритм выполнениякоманды над разрядами на примере команды установки в "1" определенногоразряда ячейки блока внешней памятис сохранением неизменными значенийостальных разрядов. Номер устанавливаемого, разряда и адрес ячейки внешней памяти, устаствующей в команде,задаются определенным образом в адресе операнда. Пусть, например, в команде адресация производится относительно первого индексного регистра, вкотором записан код 0101000000000000,Пусть, например, код адресной частикоманды 0000000111, Адрес операндаформируется описанным образом,причем его старшие четыре разрядауказывают номер разряда, который необходимо установить в "1", а младшиеадрес ячейки блока памяти, в которыйнеобходимо этот разряд установить в. Таким образом, адрес операнда врезультате сложение первого индексного регистра (один из регистров операционного блока 1) с выделенной адресной частью команды представляет собой код 010000000000111, где старшиечетыре разряда определяют устанавливаемый разряд, а остальные - седьмуюячейку блока памяти,В первой микрокоманде исполнениякоманды производится прием на регистр12 связи с блоками памяти адреса операнда с сумматора 28, при этом второймультиплексор 16 переключен в соответствующее состояние.Вовторой и третьей микрокомандахпроизводятся прием по сигналу с шестого выхода дешифратора 10 старшихчетырех разрядов с регистра 12 начетырехразрядный счетчик 9, а такжеобнуление старших пяти разрядов адреса операнда, Обнуление старших пятиразрядов адреса операнда производится путем логического умножения константы с нулями в четырех старшихразрядах на содержимое регистра 12связи с блоками памяти, что осуществляется в операционном блоке 1,В четвертой и пятой микрокомандахпроизводятся прием результата логического умножения, полученного насумматоре 28, на регистр 11 адреса,обнуление регистра 15 констант, выдача сигнала обращения эа операндомпо управляющему выходу 26, а такжевыдача управляющего сигнала навход мультиплексора 16, переключаяего для работы с информационного вхо 5да 27 процессора.В шестой микрокоманде производятся прием выбранного из седьмой ячейки памяти операнда на регистр 12 связи с блоками памяти, а также выдача 1 Одешифратором 10 операций сигнала наего второй выход.Таким образом, к концу шестой микрокоманды информация с выхода счетчика 9 воздействует на дешифратор 19, 15возбуждая его пятый выход. С другойстороны, операция, выдаваемая с второго выхода дешифратора 10 операций,разрешает работу четвертого мультиплексора 18, поступая через второй 20элемент И 21 на его первый управляющий вход, а также переключает его повторому управляющему входу таким образом, что сигнал с пятого выходадешифратора 19 поступает на установочный вход пятого разряда регистра15 констант.В результате указанных действийна регистре констант устанавливаетсякод 000000000000000, 30В седьмой и восьмой микрокомандахпроизводится логическое сложениесодержимого регистра 12 связи с блоками памяти и информации, находящей -ся в регистре 15 констант. Например,если код в седьмой ячейке блока памяти бып 0110001101110101, то послелогического сложения на сумматоре 28оказывается код 0110011101110101,Этот код является конечным реэультатом выполнения команды, который в девятой микрокоманде, будучи принятымс сумматора 28 на регистр 12, записывается обратно в седьмую ячейку блокавнешней памяти под управлением сигнала с шестого выхода второго регистра4 микрокоманд и на один иэ регистров32 для хранения,В девятой микрокоманде содержимоеодного иэ регистров операционного 50блока 1, отведенного под счетчик команд, увеличивается на единицу, темсамым осуществляется подготовка к выборке из блоков внешней памяти следующей команды, 55Прием адреса следующей команды нарегистр 11 адреса и выборка командыпо этому адресу осуществляются в десятой микрокоманде. Реализация вычисления функции х для значений х, лежащих в диапазоне 0,0-1,0, в предложенном микропрограммном процессоре строится на основе итерационного алгоритма. Этот алгоритм сводится к последовательному определению значений разрядов результата, который может быть представлен в виде я хя р 2 фгде с - значение р-го разряда.При этом осуществляется подбор отаким образом, чтобы выражение х2Ц р = (Е ср 2 ) пРиближалось по своему значейию к х, но оставалось меньшим х.Определение очередного значения Ч производится по знаку раности у р между значением х и соответствующим ему приближением х . При этом, если урО, .то о р устанавливается равным 1, производится установка в "1" (р) разряда и установка в чОн (р) разряда результата; если у (О, то о устанавливается равным 0 и производится установка в "1" (р) разряда результата (фиг.4).При этом исходно подкоренное выражение находится в одном иэ регистров 32 операционного блока 1 (например, в регистре, обозначенном Рг 1), а счетчик 9 обнуляется. Обнуление происходит путем передачи нулевой константы с регистра 15 через сумматор 28, мультиплексор 16 и регистр 12 на счетчик 9. При выполнении микропрограммы вычисления корня в циклах вырабатываются сигналы на третьем прямом и инверсном выходах дешифратора 10 операций, с помощью которых в соответствии с номером цикла вычислений (р) очередного разряда и в зависимости от знака разности выполняются следующие действия.Включаются третий и четвертый мультиплексоры. Это осуществляется за счет выдачи дешифратором 1 О на третьем прямом выходе сигнала нулевого уровня, Он проходит через элемент И 21 на первыи управляющий вход чет-вертого мультиплексора 18 и непосредственно поступает на второй управляющий вход третьего мультиплексора 17, обеспечивая их включение, При появлении на третьем выходе дешифратора 10 сигнала нужного уровня на тре 157034 12тьем инверсном выходе вырабатывается сигнал высокого уровня.Переключается четвертый мультиплексор 18 в режим работы по вторым (р) входам, выполняя в циклах установку в5 "1" (р) разрядов регистра 15 констант. Это осуществляется после появления сигнала на третьем выходе дешифратора 10 эа счет наличия единичных по-О тенциалов на входах элемента И 22 в паузе до появления на входе элемента И-НЕ 23 положительного синхроимпульса с блока управления, по заднему фронту которого будет осуществляться прием следующей микрокоманды на регистры 3 и 4,При положительной разности производится дополнительное переключение 20четвертого мультиплексора 18 дляработы по первым р-м входам и осуществляется установка в "1 р-го разряда регистра 15 констант. Также приположительной разности (положительный знаковый разряд) производитсяпереключение третьего мультиплексора17 для работы по вторым (р)-и входам и установка. в "0" (р)-го разряда регистра 15, Переключение мультиплексора 18 осуществляется н связис поступлением на его первый управляющий вход потенциала низкого уровня с элемента И 22. Низкий уровеньна входе элемента И 22 обеспечивает 35ся наличием совпадения едшшчнь 1 х сигналов на входах И-НЕ 23, а именно:положительного сигнала с третьегоинверсного выхода дещифратора 10, положительного синхросигнала с выхода 40блока управления и положительногознакового разряда с выхода сумматора28, характеризующего положительнуюразность,При отрицательной разности производится переключение третьего мультиплексора 17 по первому управляющемувходу знаковым разрядом сумматора 28для работы по первым р-м входам иустановка В 0 р-го разряда регистра 15.П р и м е р. Вычисление квадратного корня иэ числа 0,110001000000000( в ) по описанному алгоритму,496455Первые четыре микрокоманды (фиг.5)осуществляют выборку из блока 2 микропрограммной памяти нулевой константы и занесение ее через операционный блок 1 и регистр 12 связи с блокамипамяти на счетчик 9. В последующихтрех микрокомандах производятся выборка из блока 2 микропрограммной памятиконстанты 0010000000000000, переписьее, например, на Рг 2 (один иэ регистров 32 операционного блока 1) и перевод содержимого Рг 2 в дополнительныйкод, Далее производятся прибавление"1" к счетчику 9 за счет выработкисигнала йа пятом выходе дешифратора10 и переход к выполнению непосредственно циклов вычисления корня.Таким образом, к началу выполненияпервого цикла исходное состояние регистров и счетчика 9 следующее: Рг 1операционного блока - 0,1100010,00000000; Рг 2 операционного блока1.110000000000000; РгЗ (регистр 15констант) - 0,010000000000000; счетчик (Сч) - 0001.1,Первый цикл.1, Рг 1 = 0,110 0010 0000 0000Рг 2 = 1.11 О 0000 0000 0000Рг = 0.100,0010 0000 0000(результат отрицательный).2.Установка в "0" 5-го разряда иустановка в 7-го разряда РгЗ;РгЗ = 0,11100310000 0000.3. РгЗ Рг 2.4. +1 Сч; Сч = О 10.5. Сдвиг влево Рг 1; Рг 1(результат отрицательный),2, Установка в "0" 7-го разрядаи установка в "1" 9-го разряда РгЗ;РгЭ = 0.111.0000,1100.0000,3РгЗ - Рг 2.554. +1 Сч; Сч = 1000.5. Сдвиг влево Рг 1; Рг 1(результат отрицательный).2.Установка в "0" 10-го разряда,установка в "1" 12-го разряда РгЗ;РгЗ = 0.111.0000.0001,1000,3. РгЗ -+ Рг 2.4. +1 Сч; Сч = 1011,5. Сдвиг влево Рг 1; Рг 1(результат отрицательный),2. Установка в "0" 11-го разряда,установка в "1" 13-го разряда РгЗ;РгЗ = 0.111 0000 0000 1100,3. РгЗ - Рг 2,14. +1 Сч; Сч = 1100.5. Сдвиг влево Рг 1; Рг20 При условии равенства счетчика 9 нулю микропрограмма переходит в ветвьпереписи окончательного результата,0.11) 0000 0000 ОООО ( в ) с РгЗ78на регистр результата Рг 1,В предлагаемом процессоре достигнуто повышение быстродействия при выполнении операций над разрядами и опе рации вычисления корня за счет использования выборки из блока памятимикрокоманд констант на регистр констант со специальными схемами установки, совмещения выборки константыс действиями над ней, осуществленияветвления микропрограмм одновременно по группе условий. Формула и з обретения Микропрограммный процессор,жащпй блок памяти микрокоманд,и второй регистры микрокоманд, содер- первый опера 5. Сдвиг вдево Рг; Рг 1(результат отрицательный).2. Установка в "0" 13-го разряда,установка в "1" 15-го разряда РгЗ; 1 ОРгЗ = 0,111 0000 0000 0011.3. РгЗ - ф Рг 2.4. +1 Сч; Сч = 1110,5. Сдвиг влево Рг 1; Рг 10.001 1111 1111 1100, 5Четырнадцатый цикл.1. Рг 1 = 0.001 1111 1111 1100Рг 2 = 0.111 0000 0000 0011Рг 1 = 1.000 1111 1111 111(результат отрицательный),2, Установка в "0" 14-го разрядаРгЗ; РгЗ = 0,111 0000 0000 0001,3. РгЗ -э Рг 2.4, +1",ч, Сч = 1111.5. Сдвиг влево Рг 1; Рг 1250.001.111,111,1110,Пятнадцатый цикл.1, Рг 1 = 0,001 1111 111 11 ОРг 2 = 0,111 0000 ОООО 000Рг 1 = 1,000 111 1111 111 30(результат отрицательный).2Установка в "0" 15-га разрядаРгЗ; Рг 3=0,11000000000000,3. РгЗ -ф Рг 2.4, +1 Сч; Сч = 0000, 35 ционный блок, генератор тактовых импульсов, первый мультиплексор, дешифратор операций, элемент НЕ, первыйэлемент ИЛИ, первый элемент И, причемвыходы первого и второго полей блокапамяти микрокоманд соединены соответственно с информационными входамипервого и второго регистров микрокоманд, выход генератора тактовых импульсов соединен с входом синхронизации операционного блока,с входомэлемента НЕ, с первым входом первогоэлемента И, с входом синхронизациипервого регистра микрокоманд, выходпризнака полей блока памяти микрокоманд которого соединен с вторым входом первого элемента И и первым входом первого элемента ИЛИ, выход которого соединен с входом синхронизациивторого регистра микрокоманд, выходыполя внутренних микроопераций, поляадреса операнда, поля адреса регистра, поля кода операции которого соединены соответственно с входом дешифратора операции, входом адреса операции, входом адреса регистра, входомкода операции операуионпого блока,о т л и ч а ю щ и й с я тем, что,с целью повышения быстродействия, внего введены регистры констант, адреса и связи, с второго по четвертыймультиплексоры, счетчик, блок элементов ИЛИ, дешифратор разрядов, второйэлемент ИИ, второй и третий элементы И, элемент 1-НЕ, причем информационный вход микропрограммного процессора соединен с первым информационным входом второго мультиплексора, выход которого соединен с информационным входом регистра связи, выход старших разрядов которого соединен с информационным входом счетчика, информационный выход которогосоединен с входом дешифратора разрядов и входом второго элемента ИЛИ,выход которого соединен с первыминформационным входом первого мультиплексора, выход которого соединен спервым входом блока элементов ИЛИ,выход которого соединен с входомадреса блока памяти микропрограмм,выход воторого поля которого соединен с информационным входом регистраконстант, выход которого соединен спервым информационным входом операционного блока, выход которого соединен с вторыми информационными входами первого и второго мультпплек8 157034 Фиг. Г соров, с информационным входом регистра адреса, выход которого являетсявыходом адреса микропрограммного процессора, выход старшего разряда информационного выхода операционногоблока соединен с адресным входомтретьего мультиплексора и с первымвходом элемента И-НЕ, выход поляадреса перехода первого регистра микрокоманд соединен с вторым входомблока элементов ИЛИ, выход первогоэлемента И соединен с входом синхронизации регистра констант, выходмладших разрядов регистра связи соединен с третьим информационным входомпервого мультиплексора, выход регистра связи соединен с вторым информационным входом операционного блокаи с информационным выходом микропрограммного процессора, выход поля выбора адреса второго регистра микрокоманд соединен с входом адреса первого мультиплексора, выход дешифратора разрядов соединен с информационными 5входами третьего и четвертого мультиплексоров, выходы которых соединены соответственно с входами установки в "0" и установки в "1" регистраконстант, первый выход дешифратора З 0операций соединен с входом записи регистра адреса, второй выход дешифратора операций соединен с первыми входами второго и третьего элементов И,выходы которых соединены соответственно с входом стробирования и входомадреса четвертого мультиплексора,третий выход дешифратора операций соединен с вторым входом второго элемента И и входом стробирования третьегомультиплексора, с четвертого по шестой выходы дешифратора операций соединены соответственно с входом записирегистра связи, суммирующим входомсчетчика, входом записи счетчика, выход генератора тактовых импульсов соединен с вторым входом элемента И-НЕ,выход которого соединен с вторымвходом третьего элемента И, выходыполя внешних микроопераций и поляуправления вторым мультиплексоромвторого регистра микрокоманд соединены соответственно с выходом внешних микроопераций микропрограммногопроцессора и с входом адреса второгомультиплексора, третий инверсный выход дешифратора операций соединен стретьим входом элемента И -НЕ, выходэлемента НЕ соединен с вторым входомпервого элемента ИЛИ.