Процессор для мультипроцессорной системы

ОЮЗ СОВЕТСКИХ ОЦИАЛИСТИЧЕСКИРЕСПУБЛИК ЯО 15170(51) 4 С 06 Р 15/ ОПИСАНИЕ ИЗОБРЕТЕН НОИ тносится к выке и может быт 0 ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР А ВТОРСНОМУ СВИДЕТЕЛЬСТ(54) ПРОЦЕССОР ДЛЯ МУЛЬТИПРОЦЕСССИСТЕМЫ(57) Изобретение очислительной техни использовано для создания многопроцессорных вычислительных систем. Цельюизобретения является повышение производительности за счет сокращениявремени ожидания общей шины при доступе к одним и тем же элементам памяти. Цель достигается тем, что процессор дополнительно содержит формирователь импульсов 8, сдвиговый регистр12, мультиплексор 7, элементы И 17,19 и 20, элементы ИЛИ 21 - 23, элементы НЕ 24 - 26, что позволяет процессору осуществлять пассивный доступк памяти в том случае, если другой,активный, процессор обращается по тому же адресу. 5 ил.О 15 20 25 30 35 40 451 50 55 Изобретение относится к вычислительной технике и может быть использовано для создания многопроцессорных вычислительных систем.Целью изобретения является повышение производительности за счетсокращения времени ожидания общейшины при доступе к одним и тем жеэлементам памяти,На Фиг.1 представлена Функциональная схема процессора; на Фиг.2 временная диаграмма активного чтения памяти; на фиг.3 - временнаядиаграмма пассивного чтения памяти во время активного чтения другимпроцессором; на Фиг.4 - временнаядиаграмма пассивного чтения по времяактивной записи другим процессором;на Фиг.5 - временная диаграмма пассиной записи во время активногочтения памяти другим процессором.Процессор содержит операционныйблок - микропроцессор 1, коммутатор2 адреса, коммутатор 3 данных, коммутаторы 4 - 6 управления, мультиплексор 7, формирователь 8 импульсов, схему 9 сравнения, триггеры 1011, сдиговый регистр 12, элементы И 13 - 20, элементы ИЛИ 21 - 23,элементы НЕ 24 - 26, адресные выходи 27 микропроцессора, выход 28 элемента И 13, выход 29 сигнала "Обмен"микропроцессора, выход 30 сигналаВыбор внешнего устройства" микропроцессора, выход 31 сигнала "Выборпамяти" микропроцессора, выход 32сигнала Чтение/запись микропроцес 1сора, входы-выходы ЗЗ данных микропроцессора, вход 34 сигнала готовность" микропроцессора, выход 35сигнала "Запуск шины", вход Зб сигнала Разрешение доступа к шинеход-выход 37 сигнала "Шина занята",ход-выход 38 сигнала Тотовность"входи 39 и 40 синхронизации, выход 4сигнала "Выбор внешнего устройства"ход-виход 42 сигнала "Выбор памяти"вход-выход 43 сигнала пЧтение/записьвходы-выходы 44 адреса и входы-выходы 45 данных.Процессор работает следующим образом.Для обращения микропроцессор 1задает на адресных выходах 27 код,на управляющем выходе 30 либо 31спиал низкого уровня, интерпретирующий код адреса в качестве номера устройста ввода-вывода или ячейки памя ти, а на управляющем выходе 32 - сигнал направления передачи слова информационными входами-выходами 33 ("Чтение" - при уровне логической н" иЗапись" - при уровне логического"0" сигнала).Определение группы выставляемыхна адресных выходах 27 кодовых комбинаций, воздействуя значениями старших позиций адресного слова на элемент И 13, вызывают установленные навыходе 28 потенциала низкого либо высокого уровня. Первый из них связывается с доступом к приемнику-источнику информации, коммутированному непосредственно на информационные входы-выходы 33, т.е. к личному ресурсу,второй - с доступом к внешним ресурсам,В отсутствие цикла обращения пассивный сигнал (логическая "1") суправляющего выхода 29 микропроцессора блокирует элемент. И 14 от срабатывания и удерживает триггеры 10 и11 в нулевом состоянии. Формируемыйэлементом ИЛИ 23 уровень логического "0" через элемент НЕ 24 допускаетустановление произвольного уровнясигнала на внешнем входе-выходе 37 режима и устанавливает копию состояния внешнего входа-выхода 43 на входе элемента И 17, копии состояний внешних адресных входов-выходов 44 - на входах схемы 9 сравнения и копию состояния внешего входа-выхода 42 на первом информационном входе мультиплексора 7 и инверсном входеэлемента И 15.Одновременное присутствие низкого уровня на обоих инверсных входах элемента И 15 обуславливает его срабатывание и разрешение схемы 9 сравнения. Результат сравнения поступает на инФормационный вход триггера 11 и вход элемента И 16. Уровнем сигнала с управляющего выхода 32 микропроцессора устанавливается передача на вход формирователя 8 импульсов состояния первого информационного входа мультиплексора 7 (при логическом "0" на управляющем входе) либо состояния второго информационного входа - обратного кода внешнего входа-выхода 38 готовности.Вхождение в цикл обращения сопровождается установлением низкого уровня на управляющем выходе 29 микропро- цессора 1 и вызывает совместно с сиг 1517035налом того же уровня на выходе элемента ИЛИ 23 при наличии потенциалавысокого уровня на сигнальной линии (выход 28) формирование элементом И 14 логической "1" на первом входе элемента ИЛИ 21 и на внешнем выходе 35 запроса,В случае поступления логической "1", например, от арбитра общей информационной шины на внешеий вход 36 разрешения и при установлении высокого потенциала (соответствует ситуации "Общая информационная шина свободна") на внешнем входе-выходе 37 режима элементом И 19 задается сигнал логической "1" на информационном входе триггера 10, Нарастание фронта сигнала Ф 1 на синхронизирующем входе указывает триггеру 10 переход в единичное состояние. Появление высокого потенциала на внешнем входе-выходе 37 режима также вызывает сброс регистра 12. Уровень логического "0" с выходе регистра 12 через элемент НЕ 26 обуславливает из-вне произвольное состояние внешнего входа-выхода 38 готовности.Логическая "1" на выходе триггера 10, воздействуя непосредственно на управляющие входы коммутаторов 4 и и 5 управления и коммутатора 2 адреса, а через элемент ИЛИ 23 - на управляющий вход коммутатора 6 управления и второй управляющий вход коммутатора 3 данных, инициализирует первый и последний из указанных коммутаторов, а в других вызывает переключение направления передачи информации, вследствие чего задающие потенциалы управляющих выходов 30 и 31 и адресных выходов 27 микропроцессора 1 повторяются соответственно на внешнем управляющем выходе 41, на внешнем входе-выходе 42 и на внешних адресных входах-выходах 44, а уровень сигнала на управляющем выходе 32 микропроцессора является одним из опре-деляющих для текущего состояния внешнего входа-выхода 43: низкий потенциал удерживается безусловно, высокий - при отсутствии выставленного из-вне сигнала логического "0". Время сохранения заданных состояний регулируется интервалом наличия низкого уровня сигнала на внешнем входе-вьг ходе 38 готовности.Высокий уровень сигнала на первом входе элемента ИПИ 21, как и воз 45 50 55 поддерживая активное состояние второго входа элемента ИЛИ 22, самостоятельно сохраняет высокий уровень сигнала на информационном входе вплоть до установления высокого потенциала на внешнем входе-выходе 37 режима.Возможность установления единичного состояния в триггере 11 пассивного доступа отражает существующие ситуации, для которых при наличии логического "0" на внешнем входе 36 разрешения допустима разблокировка микропроцессора 1 по входу 34 готовности для реализации циклов "Чтение" или Запись во время обращения к общедоступной памяти. действие низкого уровня - указателяисточника (приемника) о своей неспособности в заданных тактах выполнить 5выдачу (прием) информационного слована внешний вход-выход 38 готовностипри наличии логической "1" на выходе элемента ИЛИ 23, устанавливаетактивное состояние входа 34 готовнос- О ти, которое запрещает изменение внутреннего состояния микропроцессораи продливает на соответствующее число тактов присутствие указанных уров-ней сигналов на адресных выходах 5 27 и на управляющих выходах 29 - 32Восстановление высокого уровня сигнала на внешнем входе-выходе 38 готовности с учетом единичного состояния триггера 10 вызывает срабатыва ние элемента И 20, далее по первомувходу элемента ИЛИ 22, и логическая"1", спустя определенное число тактов, по нарастающему фронту сигналасинхронизации ф 1 передается на выход 25 регистра 12, ответно переводя черезэлемент НЕ 26 состояние внешнего входа-выхода 38 готовности в низкое дляпредотвращения срабатывания элементов И 17 других процессоров при пе реключении адреса. Длительность вводимой регистром 12 задержки выбирается, исходя из продолжительности минимального из двух временных отрезков,началом для которых служит точка восприятия пассивного состояния тактового входа 34, а завершениями - точкаизменения состояния адресных выходов27 и точка снятия активного состояния на управляющем выходе 29 40 при реализации микропроцессором1 обменов типа "Чтение". Логическая "1" с выхода регистра 12, 1517035Пассивный процессор осуществляет чтение информации, которая в это время записывается другим, активным процессором, Данная ситуация аналогична первой ситуации, за исключением того, что если пассивный процессор начнет свой цикл обращения после того, как память выставит сигнал готовности, то триггер 11 не установится и пассивного чтения не происходит,50 11 ервая ситуация. Пассивное чтениепо время активного чтения памятидругим процессором (фиг.3).Микропроцессор выставляет на адресном выходе 27 код адреса внешней5памяти, а на управляющих выходах 29,31, и 32 - соответственно сигналылогического "0", логического "0" илогической "1", что приводит к появлению сигнала логической "1" на выходе 35 (" Запрос шины"), В то жевремя другой процессор производитактивное чтение содержимого ячейкипамяти, обращения к которой требует и пассивный процессор. При появлении сигнала готовности на входе38 устройства в пассивном процессоресрабатьвает формирователь 8 импульсов, который через элемент И 16 устанавливает в "1" триггер пассивногодоступа, поскольку на второй входэлемента И 16 поступает сигнал логической "1" с выхода схемы 9 сравнения, указьвающий что адреса памяти 25совпадают. Сигнал логической "1" сВыхода триггера 11 через элементИЛ 23 производит сброс сигнала запроса шины 35, разрешения коммутатора 3 данных и разблокировку микропро.цессора 1 по входу 34, что позволяетмикропроцессору 1 произвести считывание информации с входов-выходов 45данных, Если пассивный процессор начнет свой цикл обращения уже послепоявления сигнала готовности отпамяти, то триггер 11 устанавливается импульсом с выхода элементаИ 17, который срабатывает при наличии высоких уровней сигналов Чтение/запись" и сигнала готовностивместе с синхроимпульсом Ф 2 по входу 40 устройства,Вторая ситуация. Пассивное чтение Во Время актиВной записи В 45память, производимой другим процессором (фиг, 4) Третья ситуация, Пассивная записьво время активного чтения памяти, производимой другим процессором (фиг. 5),Микропроцессор 1 выставляет наадресном выходе 27 код адреса внешней памяти, а на управляющих выходах29,3 и 32 - сигналы логического "О",что приводит к появлению сигнала запроса шины на выходе 35 устройства иблокировке самого микропроцессора 1по входу 34. В то же время активный процессор выставляет на шинесигналы "Чтение" и "Выбор памяти,последний из которых вызьвает срабатьвание формирователя 8 импульсов пассивного процессора и установку еготриггера 11. Сигнал логической "1" свыхода триггера 11 вызьвает снятиезапроса шины 35, разрешение коммутатора 3 данных и коммутатора 6 управления, что приводит к появлению навыходе 43 сигнала логического "0"(Запись ). Информация передается свходов-выходов 33 данных микропроцессора 1 на входы-выходы 45 данных устройства и далее записываетсяв память и одновременно считываетсяактивным процессором, При появлениисигнала готовности от памяти все процессоры завершают свои циклы,Таким образом, приступив вследствие фиксации пассивного состояния входа 34 готовности к реализации заданной операции обмена, микропро-, цессор 1 организует передачу слова между своим внутренним узлом и информационными входами-выходами 33, выполняя при этом в обращении к общедоступной памяти такт "Чтение" в условиях, характерных для первой ситуации, синхронно и с допустимым в пределах интервала удержания от сброса высокого потенциала на внешнем входе-выходе 38 готовности смещением и такт "Чтение" или такт Запись в условиях второй и третьей ситуаций установления триггера 11 только синхронно с рассмотренными тактами в других из группы процессоров, а, завершив обмен, снимает логический "0" на первом управляющем выходе 29.Поскольку в проводимом цикле обращения к общедоступной памяти процессор не разграничивает, являются ли данные, присутствующие в такте "Чтение" на внешних информационныхвходах-выходах 45, ранее установленным содержимым указанной ячейки либозагружаемым другим процессором в гсеансе обмена информационным словом,нозможное для отдельных вычисленийпо задаче требование разделения порождаемых и уничтоженных локальнымипроцессами значений может быть обеспечено выделением в слове одной, например, старшей (свободной) позициидля фиксации событий. Тогда информационное слово принимается на внутренний регистр микропроцессора 1 содновременным тестированием кода свободной позиции, и выполняется длязавершения комнады одна из ветвейпредусмотренной реакции.Возвращение триггера 1 О или 11в исходное состояние обеспечивает пе Оредачу через элемент ИЛИ 23 логического О на вход элемента НЕ 24, чтоспособствует созданию условия дляустановления другим (последним изгруппы) процессором из-вне высокого потенциала или собственно устанавливает высокий потенциал на внешнем входе-выходе 37 режима,В случае установления триггера 10в текущем цикле обращения после восстановления на внешнем входе-выходе37 режима высокого потенциала с задержкой на сброс по управляющемувходу регистра 12 сдвига и последующего переключения элемента НЕ 25 логическим "0" на входе последнего задает условие для указания в последующем сеансе обмена произвольного уровнясигнала на внешнем входе-выходе 38 готонности,40формула изобретения11 роцессор для мультипроцессорной системы, содержащий операционный 45 блок, коммутатор адреса, коммутатор данных, три коммутатора управления, два триггера, схему сравнения и пять элементов И, причем адресный выход операционного блока соединен с информационным входом коммутатора адреса и с входом первого элемента И, выход которого соединен с первымвходом второго элемента И, выход-которого яВляется ВыхОдОм запроса про 55 цессора, вход-выход данных операционного блока соединен с первым информационным входом-выходом коммутатора данных, второй информационный входвыход которого является входом-выходом данных процессора, информационный вход-ныход коммутатора адреса является адресным входом-выходом процессора, выходы выбора внешнего устройства, выбора памяти и выбора режима операционного блока соединеныс информационными входами соответственно первого, второго и третьегокоммутаторов управления, выход обмена операционного блока соединен свторым входом второго элемента И,вход управления режимом коммутатораданных соединен с выходом выбора режима операционного блока, информационный выход первого, информационныевходы-выходы второго и третьего коммутаторов управления являются соответственно выходом выбора внешнегоустройства, входами-выходами выборапамяти и выбора режима процессора,первый и второй входы синхронизацииоперационного блока являются соответственно первым и вторым входами синхронизации процессора, о т л и ч а ющ и й с я тем, что, с целью повышения производительности за счет сокращения времени ожидания общей шиныпри доступе к одним и тем же элементам памяти, в него введены мультиплексор, формирователь импульсов,сдвиговый регистр, шестой, седьмойи восьмой элементы И, три элементаИЛИ и три элемента 11 Е, причем первый информационный вход схемы сравнения соединен с адресным выходомоперационного блока, второй информационный вход схемы сравнения соединен с информационным выходом комму -татора адреса, вход разрешения схемысравнения соединен с выходом третьего элемента И, первый и второй входыкоторого соединены соответственно свыходом выбора памяти операционногоблока и с информационным выходомвторого коммутатора управления, выход результата схемы сравнения соединен с информационным входом первого триггера и с перньи входом четвертого элемента И, второй вход которого соединен с выходом формирователя импульсов, вход которого соединен с выходом мультиплексора, входуправления которого соединен с выходом выбора режима операционногоблока, первый информационный входмультиплексора соединен с информационным выходом второго коммутатора(978027 гв 29 32 35 36 О 1 г фиЕ управления, второй информационный вход мультиплексора соединен с первым входом пятого элемента И и с выходом первого элемента НЕ, вход которого соединен с входом-выходом го 5 товности процессора, второй вход пятого элемента И соединен с выходом первого элемента ИЛИ, с входом второго элемента НЕ, с входами разряжения коммутатора данных и третьего коммутатора управления, с,третьим входом второго элемента И, выход пятого элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соедийен с выходом запроса процессора, выход второго элемента ИЛИ соединен с входом готовности операционного блока, первый вход первого элемента ИЛИ соединен с выходом первого триггера вход установки которого соединен с выходом четвертого элемента И, второй вход первого элемента ИЛИ соединен с выходом второго триггера и с входами 15 разрешения коммутатора адреса и первых двух коммутаторов управления, входы сброса первого и второго триггеров соединены с выходом обмена операционного блока, вход синхронизации перво- Зо го триггера соединен с выходом шестого элемента И, входы которого с первого по четвертый соединены соответст 1 щ)39 венно с вторым входом синхронизациипроцессора, с выходом выбора режимаоперационного блока, с информационным выходом третьего коммутатора управления и с входом-выходом готовности процессора, вход синхронизации второго триггера соединен с входом синхронизации сдвигового регистра и с первым входом синхронизациипроцессора, вход синхронной установки второго триггера соединен с выходом седьмого элемента И, первыйвход которого является входом разрешения процессора, а второй вход соединен с входом сброса сдвигового регистра, с выходом второго элементаНЕ и с входом-выходом занятости процессора, информационный вход сдвигоного регистра соединен с выходомтретьего элемента ИЛИ, первый входкоторого соединен с вйходом восьмогоэлемента И, первый вход которого соединен с выходом второго триггера, второй вход восьмого элемента И соединен с входом-выходом готовности процессора, второй вход третьего элемента ИЛИ соединен с информационнымвыходом сдвигового регистра.и с входом третьего элемента НЕ, выход которого соединен с входом в выход готовности процессора.1 ф/юэ 92 71 оставитель В.Геращенкоехред Л.Олийнык Корректор М,Максимишине едактор 0.10 рко 91/5 осуд За ве1 изо Ра здательский комбинат "Пгтент", г. Ужгороп, уп. Гагарина, 1 О 1 1 роиввопстве Б5 бЗ 7 пФ ЛЛ 7 иТираж 668ного комитета035, Москва,Подписноеениям и открытиям при ГКНТ СССРкая наб д, 4/5