Устройство для подключения абонентов к магистрали эвм

(19) Н 4 С 06 Р 13/14 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ИЗОБРЕТЕДЕТЕЛЬСТВУ СКОМУ СВИ А с,12,88, Бюл. У 46Н,Вербер И В.М.Вайнштейн 1.325 (088.8)торское свидетельство СССР 8, кл, С 06 Р 9/46, 1979.рское свидетельство СССР 96, кл. (: 06 Р 13/14, 1984, ТРОЙСТВО ДЛЯ ПОДКЛЮЧЕНИЯ АБОК МАГИСТРАЛИ ЗВМобретение относится к вычисли технике и позволяет произвоограммное присвоение перифе". устройствам абонентов логических адресов. Целью изобретения является расширение класса решаемых задач устройства за счет обеспечениявозможности оперативного программного присвоения логических адресов. Цель достигается тем, что в устройство, содержащее группу блоков присвоения адреса, каждое из которых включает регистр, триггер, три элемента И и элемент ИЛИ, введен блок управления адресацией, состоящий из селектора адреса, элемента И и элемента задержки, а в каждый блок присвоения адреа введены формирователь стробов, два элемента И и усилитель. 7 ил.Изобретение относится к областивычислительной техццки и может бытьиспользовано в вычислительных системах для прогряммцого присвоения абонентам (периферийным устройствам) логических адресов,Целью изобретения является расширение класса решаемых задач устройства за счет обеспечения возможности 10оперативного программного присвоенияадресов,На фиг. 1-3. приведена блок-схемаустройства; на фиг. 4 - временнаядиаграмма его работы; на фиг. 5 - 15пример конкретной реализации элемен"та задержки; на фиг. 6 - пример конкретной реализации формирователястробов; на фиг. 7 - пример конкретной реализации регистра. 20 Процессор 1 подключен к устройству (фиг, 1-3), включающему блок 2 управления адресацией, через магистраль ЭВМ, состоящую из информационно-уп равляющей шины (подшины) 3 и цепочеч ной подшины 4. Блок 2 формирует сигнал блокировки по линии 5. Периферийные устройства 6 абонентов, блоки 7 присвоения адреса устройства и селек торы 8 адреса абонентов связаны с процессором 1 через подшину 3 магист-. рали.Блок 2 управления адресацией содержит селектор 9 адреса, подключенный к элементу 10 задержки и транслятору 11, Каждый блок 8 присвоения адреса состоит из элементов И тран сляторов) 12-15, элементов ИЛИ 16 и 17, формирователя 18 стробов, регистра 19, триггера 20 и усилителя (буферного элемента) 21,На фиг. 4 покязацы эпюры - кривые изменения сигналов на линии 22 налальной установки подшины 3, линиях 23 адреса данных подшины 3, линии,24 сигнала СИА подшицы 3, линии 25 сигнала "Ввод" подшины 3, линии 26 сигнала "Вывод" подшицы 3, линии 27 выхода строб записи формирователя 18- 1, линии 28 сигнала СИП подшины 3.50 линии 29 выхода триггера 20-1, линк".30 входа транслятора 15-1, линии 31 входа транслятора 15-2, линии 32 выхода строба записи формирователя 18-2, линии 33 выходя сейектора 9 линии 34 выхода триггера 20-2.Элемент задержки 10, пример возможной реализации которого приведен на фиг,5, содержит элемент НЕ 35, выход которого подключен через разрядный диод 36, токоограничительный резистор 37 и накопительный конденсатор 38 к элементу И-НЕ 39, соединенному с магистральным передатчиком 40.Формирователь 18 стробов (фиг.6)содержит элемент ИЛИ-НЕ 41, соединенный с токоограничительным резистором42, разрядным диодом 43, накопитель"ныл конденсатором 44, элементом И-НЕ45, подключенным к элементу И-НЕ 46и элементу И 47, соединенному с элементом ИЛИ 48. Регистр 19 (фиг 7)содержит собственно регистр 49 иподключенный к нему узел 50 магистральных приемопередатчиков,Устройство работает следующимобразом.После включения питания или пускапроцессора 1 с чомощью команд "Пуск"(код 12) или "Шаг" (код 16) на линию22 начальной установки подшины 3 выпется импульс, инициирующий начальную установку устройства (здесь идалее приведены коды команд ЭВИ"Электроника" "Электроника100/16 Иц и т,п.). По этому сигналутриггеры 20 устанавливаются в единичное состояние (фиг. 2) и низким уровнем с инверсцого выхода запрещают работу соответствующих трансляторов 15.Присвоение периферийным устройствам адресов производится последовательно сначала первому (определяется порядком подключения к подшине 4),зятем второму и т,д. до последнегопериферийного устройства 6. При этомпроцессор 1 всегда обращается н адресу, определяемому селектором 9 Информационная часть посылки здесь содержит адрес периферийного устройства6, который записывается в соответствующий регистр 19, а порядковый номерпериферийного устройства 6 определяется внутренними схемами блоков 7.По окончании каждого обращения к селектору 9 происходит запрещение выработки строба записи в регистр 19 иразрешается работа формирователя 18следующего блока 7. Повторное разрешение работы заблокированных формирователей 18 осуществляется только посигналу на линии 22 начальной установки, При необходимости измененияадресов периферийных устройств 6 в,процессе работы без перезапуск процессора 1 необходимо выполнить ко 14 795манду, имующую код 5. При этом выдается сигнал начальной установки и блоки 7 подготавливаются к началу нового цикла адресации периферийных устройств 6.После подготовки блоков 7 процессор 1 обращается к селектору 9, который по сигналу СИА (синхронизации адреса) (кривая 24 фиг.4) выдает низкий уровень, блокирующий транслятор 11 и поступающий на линию 5, и с задержкой, определяемой элементом 10, на линию 4-2. Таким образом, сначала (по сигналу линии 5) блокируются трансляторы 12, 13, разрешается работа трансляторов 14 и элементов ИЛИ 16. Здесь происходит отключение первого цепочечного сигнала разрешения в линии 4-1 от периферийных устройств 6 и подключение его к внутренним схемам блоков 7 на линии 4-2. Сигнал с выхода блока 2 по линии 4-2 распространяется только до соответствующего входа блока 7-1,поскольку работа транслятора 15-1 запрещена высоким уровнем с выхода триггера 20-1. Задержка сигнала на линии 4-2 относительно сигнала.на линии 5 необходима для.того, чтобы успели перекоммутироваться трансляторы 12-14. 5 1 О 15 20 25 30 35 40 45 50 55 По совпадению низких уровней (низкий уровень для магистрали МПИ - действующий, т,е. соответствующий состоянию "1")на линиях 4-2 и 5 на выходе элемента ИЛИ 16-1 также появляется низкий уровень, поскольку триггеры 20 установлены ранее в единичное состояние. Далее появляется низкий уровень и на выходе элемента ИЛИ 17, что приводит к запуску Формирователя 18-1. В остальных блоках 7 формирователи 18 не запускаются, так как до соответствующих блоков 7 не доходит цепочечный сигнал разрешения.формирователь 18-1 вырабатывает строб записи или строб чтения в зависимости от состояния линий 25 и 26 сигналов "Ввод" и "Вывод" (на Фиг.2 показаны операции вывода, .когда формируется строб записи), под воздействием которых регистр 19-1 либо фиксирует информацию, поступающую в информационном цикле на его входы, либо транслирует свое содержимое на информационные линии подшины 3. По окончании строба записи (чтения) Формирователь 18-1 выдает сигнал на синхронход триггера 20-1 и на вход буферного элемента 21, который выдаетсигнал СИП на линию 28 подшины 3,Процессор 1 по сигналу СИП снимаетсигналы со всех линий подшины 3, приэтом блок 2 также снимает сигналы слиний 4-2 и 5, что приводит к исчезновению выходного сигнала формирователя 18-1, исчезновению сигнала СИ 11 иобнулению триггера 20-1, поскольку поположительному фронту в него запишется "0" с входа Ь,Таким образом, после снятия сигналов, выработанных при первом обращении к селектору 9, триггер 20-1 разрешает работу транслятора 15-1, сигнал на выходе которого тем не менеене появляется, поскольку нет входногосигнала. Кроме того, выходной сигналтриггера 20-1 (высокий уровень) блокирует появление низкого уровня навыходе элемента ИЛИ 17-1, блокируятем самым работу формирователя 18-1.Цикл адресации второго периферийногоустройства начинается с обращения кселектору 9, При этом, как и в первыйраз, вырабатываются сигналы на линии4-1 и 5, но формирователь 18-1 не запускается, поскольку он заблокированвысоким уровнем с выхода триггера20-1, а сигнал линии 5 проходит открытый транслятор 15-1 и поступает навход разрешения блока 7-2 (на фиг. 1не показан), триггер 20-2 которогонаходится в единичном состоянии. Врезультате этого в блоке 7-2 происходит формирование строба записи и сигнала СИП так же, как в предыдущемцикле это происходило в блоке 7-1,Этот процесс также заканчивается блокировкой формирователя 18-2 и разрешением работы транслятора 15-2, чтопри следующем цикле адресации вызоветсрабатывание блока 7-3, принадлежащего третьему периферийному устройству6-3,Если количество циклов адресациипревысит то, очевидно, что сигнал СИПне вырабатывается и это будет означать, что адресованы все периферийныеустройства 6. В данном случае возможна организация самопроверки устройства, когда количество обращений допервого безответного сравнивают сэталоном. Контрольное чтение адресов перифе-рийных устройств осуществляется после1444795 6Строб чтения вырабатывается элемен, том ИЛИ 48 по совпадению низких уровней на его входах. их записи с предварительным исполне нием процессором 1 команды с кодомПри обычном функционировании сис темы трансляторы 14 отключены высоким уровнем на линии 5, Поэтому независимо от состояния триггеров 20 трансляторы 15 не работают, а трансляторы 12 и 13 этим сигналом включены, т.е, разрешающие входы и выходы 1 О всех периферийных устройств 6 подключены соответственно к линии 4-1, что обеспечивает функционирование системы в нормальном режиме. В блоке 2 транслятор 11 также включен, посколь ку обращение к селектору 9 производится только в режиме адресации.. Элемент 10 задержки работает следующим образом (фиг.3). Низкий уровень входного сигнала инвертируется элементом НЕ 35, поступает на вход элемента И-НЕ 39 через интегрирующую цепочку резистор 37 - конденсатор 38, что приводит к задержке появления низкого уровня на выходе элемента 25 И-НЕ 39 по отношению к входному сигналу.Формирователь стробов работает следующим образом (фиг.6), По совпадениинизких уровней с линии 26 и с выхода элемента ИЛИ 17, поступающих на входы элемента ИЛИ-НЕ 41, на выходе последнего появляется высокий уровень, который с задержкой, определяемой параметрами интегрирующей цепочки резистор 42 - конденсатор 44, приводит к появлению низкого уровня на выходе элемента И-НЕ 46. Строб записи формируется элементом И-НЕ 45. В исходном состоянии с выхода элемента 40 ИЛИ-НЕ 41 поступает низкий уровень, а с выхода элемента И-НЕ 46 - высокий. По появлению высокого уровня на выходе элемента ИЛИ-НЕ 41 срабатывает элемент И-НЕ 45, выдавая низкий уровень до тех пор,пока не появится . низкий уровень на выходе элемента И-НЕ 46.Таким образом, длительность строба записи определяется параметрами интегрирующей цепочки. Диод 43 предназ- начен для быстрого установления формирователя 18 в исходное состояние. Сигнал с выхода элемента И-НЕ 46 поступает также через элемент И 47 на выход формирователя 18.Таким образом, выработка сигнала СИП на выходе элемента И 47 происходит после окончания строба записи. Формула изобретения Устройство для подключения абонентоь к магистрали ЭВМ,содержащее п блоков присвоения адреса, первые выходы которых являются выходами устройства для подключения к адресным входам соответствующих абонентов, причем второй выход -го (=1, и) блока присвоения адреса соединен с входом разрешения (1+1)"го блока присвоения адреса, а каждый блок присвоения адреса содержит регистр, выходом соединенный с первым выходом блока присвоения адреса, триггер, элемент ИЛИ и три элемента И, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет обеспечения оперативного программного присвоения адресов, в устройство ввден блок управления адресацией, состоящий из селектора адреса, элемента задержки и элемента И, а в каждый блок присвоения адреса введены формирователь стробов, четвертый и пятый элементы И и усилитель, причем вход селектора адреса и первый вход элемента И блока управления адресацией являются входами устройства для подключения к соответствующим шинам магистрали ЭВМ, вход разрешения первого блока присвоения адреса соединен с выходом элемента И блока управления адресацией, вторым входом соединенного с выходом селектора адреса и входом элемента задержки блока управления адресацией и входами блокировки блоков присвоения адреса, информационные входы-выходы которых являются входом-выходом устройства для подключения к информационно-управляющим шинам магистрали ЭВМ, а третьи выходы и входы трансляции блоков присвоения адреса являются соответствующими выходамии входамиус тройства для подключения к входу разрешения к выходу разрешения соответствующих абонентов, причем в каждом блокеприсвоения адреса информационный вход- выход регистра, установочный вход триггера, первый и второй информационные входы формирователя стробов и выход усилителя образуютинформационный вход- выход блокаприсвоения адреса, первые входы первого и второго элементов ц7 14447958 элемента КПИ,инверсный вход третьего выходгэлемента ИЛИ, вторым входом элемента И соединены с входом блоки- соединеного с выходом пятого элеменровки блока присвоения адреса, выход та И, вторые входы первого и пятого триггера соединен с первыми входами5элементов И подключены к входу разречетвертого и.пятого элементов И, вто- шения блока присвоения адреса, второй ,рыми входами подключенных соответ- вход второго элемента И и выход перственно к выходу третьего элемента И вого элемента И соединены соответсти входу разрешения блока присвоения венно с входом трансляции и третьим адреса, информационный вход триггера 1 О выходом блока присвоения адреса, выподключен к шине нулевого потенциала, ходы второго и четвертого элементов а синхровход - к входу усилителя и И соединены с вторым выходом блока первому выходу формирователя стробов, присвоения адреса, выход элемента второй и третий выходы которого сое- . задержки подключен к входу разрешединены соответственно с входами запи б ния первого блока присвоения адреса. си и чтения регистра, а вход пуска -Составитель В.ВертлибТехред А.Кравчук Редактор О.Спесивы Коррек М. В ильева Заказ 6507/49 04енного комитета СССтений и открытийРаушская наб., д. Тираж ВНИИПИ Государспо делам изоб 3035, Москва, Жодписно 4 5 ул, Проеь гная, 4 оизводствснцо-полиграфическое предприятие, г,