Многоканальное устройство для обмена данными между модулями вычислительной системы

(51) ОПИСАНИЕ ИЗОБРЕТЕНИ Н АВТОРСКОМУ СВИ ЬСТ процесс магиявля ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТИРЫТИЙ(56) Авторское свидетельство СССР В 1223239, кл. С 06 Р 13/36, 1984.Авторское свидетельство СССР В,1256037, кл. С 06 Р 13/14,. 1985. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ МЕЖДУ МОДУЛЯМИ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ(57) Изобретение относится к области вычислительной техники и может быть использовано в многомашинных и многосорных вычислительных системах стральной структурой, осущестющих обработку больших потоков дан ,ных. Цель предлагаемого изобретения - расширение функциональных возможностей устройства бесконфликтного обмена информацией между абонентами вычислительной системы по двум общим магистралям. Цель достигается тем, что устройство содержит М каналов (по числу вычислительных модулей в системе), каждый канал содержит два блока памяти и блок приоритета, Каждый из каналов может осуществлять ввод-вывод информации с любой из двух свободных магистралей. 4 ил.17 14447 чика, группа выходов которого соединена с входом адреса считывания первого блока буферной памяти и с первой группой входов первой схемы сравне-"ния, вторая группа входов которой5 соединена с группой выходов первого счетчика и с входом адреса записи первого блока буферной памяти, информационный вход которого является ин О формационным входом устройства, выход первой смены сравнения соединен с вторыми входами первого и второго элементов И-НЕ, выход второго элемента И-НЕ соединен с прямым входом пер вого элемента И, инверсным входом второго элемента ИЛИ и вторым входом пятого элемента И, выход шестого элемента И соединен с входом третьего счетчика, входом считывания второго 20 блока буферной памяти и входом сброса третьего триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами третьего и четвертого элементов И-НЕ, выход 25 четвертого элемента И-НЕ соединен с входом разрешения запроса и с первым входом шестого элемента И, второй вход которого соединен с выходом запроса устройства, группа выходов тре тьего счетчика соединена с входом адреса считывания второго блока буферной памяти и первой группой входов второй схемы сравнения, выход которой соединен с вторыми входами третьего и четвертого элементов И-НЕ, выход третьего элемента И-НЕ соединен с выходом сигнала прерывания канала, группа выходов четвертого счетчика соединена с второй группой входов второй схемы сравнения и с входом адреса записи второго блока буферной памяти, информационный выход которого является информационным выходом устройства, выход первого формирова"теля импульсов соединен с первым выходом ответа устройства, информационньщ и стробирующие входы первого дешифратора соединены соответственно сперВыми входами адреса и стробирования устройства, о т л и ч а ю щ е -е с я тем, что, с целью расширенияфункциональных возможностей устройства, в каждый канал введены четвертыйтриггер, второй дешифратор, второй формирователь импульсов, четыре элемента ИЛИ., четыре элемента И, два элемента задержки, элемент И-ИЛИ, второй элемент НЕ, четыре блока эле 9 б 18ментов И, блок приоритета, блок элементов И-ИЛИ, причем в каждом каналевыход второго элемента И-НЕ черезтретий элемент задержки соединен спрямым входом седьмого элемента И ис инверсным входом третьего элементаИЛИ, выход которого соединен с входом сброса четвертого триггера, инверсный выход которого соединен через второй элемент НЕ, с вторым вы 1 ходом запрета устройства и с первыминверсным входом седьмого элемента И,второй инверсный вход которого соединен с прямым выходом первого триггера, выход седьмого элемента И соединен с входом установки четвертоготриггера, прямой выход которого соединен с первым входом четвертого элемента ИЛИ, с первымвходом восьмогоэлемента И, с первым входом элемента И-ИЛИ, с вторым инверсным входомпервого элемента И и с первым входомгятого элемента ИЛИ, второй входкоторого соединен с прямым выходомпервого триггера, первым входомпервого элемента ИЛИ, первымвходом девятого элемента И и вторымвходом элемента И-ИЛИ,выход пятогоэлемента ИЛИ соединен с первым и через первый элемент задержки с вторымвходами второго элемента И, прямойвход третьего и второй вход четвертого элемента ИЛИ М-го канала соединены через вторую линию опроса свыходом четвертого элемента ИЛИ(М)-го канала, выход генератораимпульсов соединен с вторыми входамивосьмого и девятого элементов И, выход девятого элемента И соединен спервым и через второй элемент задержки с вторыМ входами третьего элемента И, а также с управляющими входами;первого и третьего блоков элементовИ, выход восьмого элемента И соединен с вторым входом десятого элемента И, управляющими входами второгои четвертого блоков элементов И ичерез четвертый элемент задержки спервым входом десятого элемента И,выход которого соединен с вторым входомстробирования устройства, третий ичетвертый входы элемента И-ИЛИ соединены соответственно с первым и вторым выходами ответа устройства, а выход - с управляющим входом генератора импульсов, информационные входыпервого и второго блоков элементовИ соединены с второй группой инфор20 19 1444796 мационных выходов пеового блока буферной памяти,а выходы - соответственно с первым и вторым входами адреса устройства, информационные входы третьего и четвертого блоков элементов И соединены с первой группой информационных выходов первого блока буферной памяти, а выходы - соответственно с первым и вторым входами данных устройства, информационный и стробирующий входы второго дешифратора соединены соответственно с вторыми входами адреса и стробирования устройства, а выход - с вторым входом блока приоритета, первый вход ,которого соединен с выходом первого дешифратора, управляющий вход - с выходом третьего элемента И-НЕ, первый выход - с первым входом шестого эле пмента ИЛИ, первьг 4 управляющим входом блока элементов И-ИЛИ, входом первого формирователя импульсов, второй 5 выход - с вторым входом шестого элемента ИЛИ, вторым управляющим входом блока элементов И-ИЛИ, входом второго формирователя импульсов, выход которого соединен с вторым выходом 10 ответа устройства, выход шестого элемента ИЛИ соединен с входом установки третьего триггера, входом записи второго блока буферной памяти и входом четвертого счетчика, первый и второй 15 информационные входы блока элементовИ-ИЛИ соединены соответственно с первым и вторым входами данных устройства, а выход - с информационным входом второго блока буферной памяти,Изобретение относится к областивычислительной техники и может бытьиспользовано в многомашинных и многопроцессорных вычислительных системахс магистральной структурой,Цель изобретения - расширениефункциональных возможностей устройства.На фиг. 1 представлена структурная 10схема устройства; на фиг. 2 - структурная схема блока приоритета; нафиг. 3 - структурная схема генератораимпульсов; на фиг. 4 " пример выпол"нения формирователя импульсов. 15Устройство содержит каналы 1, -1(количество которых равно количествумодулей вычислительной системы), каждый из которых содержит четыре триггера 2-5, два элемента НЕ 6,7, четыре элемента 8-11 задержки,. блок 12приоритета, генератор 13 импульсов,два блока 14, 15 буферной памяти,четыре счетчика 16-19, две схемы 20,21 сравнения, десять элементов И 22- 2531, элемент И-ИЛИ 32, блок 33 элементов И-ИЛИ, четыре блока 34-37 элементов И, четыре элемента И-НЕ 38-41,два дешифратора 42, 43,два формирователя 44, 45 импульсов, шесть элементов ИЛИ 46-51, первый вход 52 опросакакала, первый выход 53 опроса канала, второй вход 54 опроса канала,второй выход 55 опроса канала, выход56 сигнала разрешения выдачи, вход 3557 сигнала-выдачи канала, информационныйвход 58 канала, информационный вьход 59канала, вход 60 сигнала разрешения запроса канала, в ь ход,61 сиг нала прерыванияканала, вход 62 сигнала запроса канала, первую линию 63 опроса устройства, вторую линию 64 опроса устройства, первый вход 65 стробированияустройства, второй вход 66 стробирования устройства, первый выход 67 45ответа устройства, второй выход 68ответа устройства, первый выход 69запрета устройства, второй выход 70запрета устройства, первый вход 71данных устройства, первый вход 72 адреса устройства, второй вход .73 данных устройства, второй вход 74 адреса устройства.Блок 12 приоритета (фиг.2) содержит два элемента И 75, 76, два элемента И-НЕ 77, 78, один элемент 79задержки.Элементы устройства (фиг. 1) соеди"нены следующим образом, В каждом ка" нале выход элемента И 22 соединен с входом установки триггера 2, прямой выход которого соединен с первым входом элемента ИЛИ 46, выход элемента 8 задержки соединен с первым входом элемента И 23, выход которого соединен с запускающим входом генератора 13 импульсов, выход элемента 9 задержки соединен с первым входом элемента И 24, выход которого соединен с первым входом 65 стробирования устройства, выход элемента ИЛИ 47 соединен с входом сброса триггера 2, инверсный выход которого соединен через первый выход 69 запрета устройства с первым инверсным входом элемента И 22, вторые входы элементов ИЛИ 46, 47 М-го канала 1 соединены через первую линию 63 опроса с выходом элемента ИЛИ 46 (М)-го канала 1, выход элемента И 25 соединен с входом счетчика 16, входом записи блока 14 буферной памяти и входом установки триггера 3, прямой и инверсный выходы которого соединены соответственно с первыми входами элементов И-НЕ 38, 39,выход элемента И"НЕ 38 соединен с вторым входом элемента И 25 и с выходом 56 сигнала разрешения выдачи модуля, первый вход элемента И 25 соединен с входом 57 сигнала выдачи канала, первый вход эле 1 мента И 26 соединен с выходом генератора 13 импульсов, а выход-с входом сброса триггера 3, входом считывания блока 14 буферной памяти и входомсчетчика 17, группа выходов которого соединена с входом адреса считывания блока 14 буферной памяти и с первой группой входов схемы 20 сравнения, вторая группа входов которой соединена с группой выходов счетчика 16 и с входом адреса записи блока 14 буферной памяти, информационный вход которого соединен с информационным входом устройства, выход схемы 20 сравнения соединен с вторыми входами элементов И-НЕ 38, 39, выход элемента И-НЕ 39 соединен с прямым входом элемента И 22 и инверсным входом элемента ИЛИ 47 и вторым входом элемента И 26 выход элемента И 27 соединен с входом счетчика 18,1 входом 15 считывания буферной памяти и входом сброса триггера 4, прямой и инверсный выходы которого соединены соответственно с первыми входами элементов И-НГ 40, 41, выход элемента И-НЕ 41 соединен с вы ЛФ///л ходом 60 сигнала разрешения запроса модуля и с верным входом элемента И 27, второй вход которого соединен с входом 62 сигнала запроса модуля, группа выходов счетчика 18 соединена с входом адреса считывания блока 15 буферной памяти и первой группой входон схемы 2 1 сравнения, выход которой соединен с вторыми входами элементов 1 п И-НЕ 40, 41, выход элемента И-НЕ 40 соединен с выходом 6 1 сигнала прерывания канала, группа выходов счетчика 19 соединена с второй группой входон схемы 2 1 сравнения и с входами адреса записи блока 15 буферной памяти, информационный выход которого соединен с информационным входом модуля, выход Формирователя 45 импульсов соединен с первым выходом 67 20 ответа устройства, информационный и стробирующий входы дешифратора 42 соединены соответственно с первым входом 72 адреса и первым входом 65 стробирования устройства, вход эле- Ь мента 10 задержки соединен с выходом элемента И-НЕ 39, а выход - с прямым входом элемента И 28 и с инверсным входом элемента ИЛИ 48, выход которого соединен с входом сброса тригге О ра 5, инверсный выход которого соединен черезвторой выход 70 запрета устройства с первым инверсным входом элемента И 28, второй инверсный вход которого соединен с прямым выходом триггера 2, выход элемента И 28 соединен с входом установки триггера 5, прямой выход которого соединен с первым входом элемента ИЛИ 49, с первым входом элемента И 29, с первым входомО элемента И-ИЛИ 32, с вторым инверсным входом элемента И 22 и с первым входом элемента ИЛИ.50, второй вход которого соединен с прямым выходом триггера 2, первым входом элемента ИЛИ 46, вторым входом элемента И 30 и вторым входом элемента И-ИЛИ 32, выход элемента ИЛИ 50 соединен с входом Ълемента 8 задержки и с вторым входом элемента И 23, прямой вход элемента ИЛИ 48 и второй вход элемента ИЛИ 49 М-го канала соединены с выходом элемента ИЛИ 49 (М)-го канала через вторую линию 64 опроса, вторые входы элементов И 29, 30 соединены с выходом генератора 13 импульсов, выход элемента И 30 соединен с входом элемента 9 задержки, вторым входом элемента И 24 и управляющими 164входами блоков 34, 36 элементов И, выход элемента И 29 соединен с вторьп. входом элемента И 31, управляющими входами блоков 35, 37 элементов И и входом элемента 11 задержки, выход которого соединен с первым входом элемента И 31, выход которого соединен с вторым входом 66 стробирования устройства, третий и четвертый входы элемента И-ИЛИ 32 соединены соотнетстненно с первым 67 выходом и вторым 68 выходом ответа устройства, а вы". ход - с управляющим входом генератора 13 импульсов, инФормационные входь 1 блоков 34, 35 элементов И соединены с второй группой информационных выходов блока 14 буферной памяти, а выходы - соответственно с первым и вторым входами 72, 74 адреса устройства, информационные входы блоков 36, 37 элементов И соединены с первой группой информационных выходов блока 14 буферной памяти, а выходы - соответственно с первым 71 и вторым 73 входами данных устройства, информационный и стробирующий входы дешифратора 43 соединены соответственно с вторым входом 74 адреса и вторым входом 66 стробирования устройства, а выход - с вторым входом блока 12 приоритета, первый вход которого соединен с выходом дешифратора 42, управляющий вход - с выходом элемента И-НЕ 40, первый выход - с первым входом элемента ИЛИ 51, первым управляющим входом блока 33 элементов И-ИЛИ, входом формирователя 44 импульсов, второй выход - с вторым входом элемента ИЛИ 51, вторым управляющим входом блока 33 элементов И-ИЛИ, входом формирователя 45 импульсов, выход которого соединен с нторым выходом 68 ответа устройства, выход элемента ИЛИ 51 соединен с входом установки триггера 4, входом записи блока 5 буфернойпамяти и входом счетчика 19, первый и второй информационные входы блока 33 элементов И-ИЛИ соединены соответственно с первым 71 и вторым 73 входами данных устройства, а выход - с информационным входом блока 15 буферной памяти.В каждом блоке 12 приЬритета элементы соединены следующим образом. Управляющий вход блока 12 приоритета соединен с первыми входами элементов И 75, 76, второй вход элемента И 75 соединен с первым входом блока 125 144 приоритета и прямым входом элемента И-НЕ 78, инверсный вход которого соединен с вторым выходом блока 12 приоритета, выходом элемента 79 задержки и первым входом элемента 77 И-НЕ, второй вход которого соединен с вторым входом блока 12 приоритета и вторым входом элемента И 76, а выход - с третьим входом элемента И 75, выход элемента И-НЕ 78 соединен с третьим входом элемента И 76, выход которого соединен с входом элемента 79 задержки, выход элемента И 75 соединен с первым выходом блока 12 приоритета.Генератор 13 импульсов содержит (фиг.3) формирователь 80 импульсов, элемент И 81, элемент ИЛИ 82, триггер 83, два элемента 84, 85 задержки.Формирователи 44, 45, 80 импульсов содержат элемент 86 задержки, элемент ЙЕ .87, элемент И 88 (фиг.4).В каждом канале информационные вход 58 и выход 59 каналов 1, а также выход 56 сигнала разрешения выдачи, вход 57 сигчала выдачи, выход 60 сигнала разрешения запроса выход б 1 сигнала прерывания, вход 62 сигнала запроса подключаются к одному модулю (источнику запросов на обмен данных), входящему в вычислительную систему.Триггеры 2 предназначены для формирования сигнала запрета на первом выходе 69 запрета после выбора наиболее приоритетного канала 1 перед обменом данными через первый вход 71 данных и захвата первой магистрали этим каналом на время обмена данными. Триггеры 3, 4 предназначены для запоминания режима, в котором производится обращение к блокам 14 и 15 буферной памяти.Триггеры 5 предназначены для формирования сигнала запрета на втором выходе 70 запрета после выбора наиболее приоритетного канала 1 перед обменом данными через второй вход 73 данных и захвата второй магистрали этим каналом на время обмена данными.Блоки 14 и 15 буферной памяти предназначены для временного хранения данных, которые соответственно выдаются и принимаются через первый и второй входы 71, 73 данных, причем ячейки памяти блока 14 имеют дополнительные разряды для хранения адреса модуля, которому предназначены данные.4796Блоки 14, 15 являются двухадреснойпамятью, могут быть выполнены, например, на БИС типа КР 1802 ИР 1 и сос 5 10 2 п 30 40 45 50 55 тоят из двух каналов записи-считывания. При этом один из каналов используется для записи, а другой для считывания данных.Счетчики 16-19 предназначены для указания адресов, по которым производится запись (считывание) данных вкаждом из каналов памяти блоков 14 и15. После очередного обращения к одному из каналов памяти блоков 14 и 15соответствующий счетчик увеличиваетсвое состояние на единицу. Достигнувмаксимального значения, равного количеству ячеек в блоке буферной памятисчетчик после следующего обращенияустанавливается в нулевое состояние(т,е, счетчики 16-19 работаю"., циклически),Схема 20 сравнения вырабатываетсигнал совпадения при равенстве содержимых счетчиков 16 и 17, а схема21 сравнения - при равенстве содержимых счетчиков 18 и 19. Дешифраторы42 и 43 предназначены для дешифрацииадресов, выдаваемых соответственнона первый и второй входы 72, 74 адреса, причем в каждом из каналов задействованы только выходы дешифраторов42 и 43, соответствующие номеру канала. Остальные выходы дешифраторов 42,43 в каналах не используются.Устройство работает следующим образом.Первоначально триггеры 2-5, счетчики 16-19 находятся в нулевом состоянии,При необходимости выдачи данных источник информации анализирует состояние выхода 56 своего канала 1. В начальном состоянии, так как содержимоесчетчиков 16 и 17 равно нулю, а триггер 3 находится в нулевом состоянии,на выходе 56 с помощью элемента И-НЕ38 устанавливается единичный сигнал,который свидетельствует о наличиисвободных ячеек в блоке 14 буфернойпамяти, При наличии на выхопе 56 канала источника единичного сигналаисточник выдает на вхоп 57 сигнал"Выдача", который через элемент И 25поступает на вход счет чика 16, входзаписи блока 14 буферной памяти иединичный вход триггера 3. Палл 1 е иадрес приемника, которм.ч о,ц л; :.дназначены, через инфоГьл 1 ". л 0 ;од7 1444 58 записываются параллельным кодом в ячейку памяти блока 14, адрес которой определяется содержимым счетчика 16 (при первом обращении - в нулевую ячейку), По заднему фронту сигнала "Выдача" счетчик 16 увеличивает свое состояние на единицу, а триггер 3 устанавливается в единичное состояние, После этого источник либо переходит к выполнению основной программы, либо аналогичным образом заносит адрес и данные в следующую ячейку памяти блока 14.Так как содержимое счетчиков 16 и 15 17 стало различным, то на выходе схемы 20 сравнения появится нулевой сигнал, а на выходе элемента И-НЕ 39 - единичный сигнал, который свидетельствует о наличии требования на захват 20 магистрали для обмена данными.Единичный же сигнал на выходе элемента И-НЕ 38 сохраняется, Единичный сигнал с выхода элемента И-НЕ 39 через элемент И 22, поскольку на его инверсные вхо ды поступают нулевые потенциалы с первого выхода 69 запрета и с единичного выхода триггера 5, устанавливает триггер 2 в единичное состояние. При этом с помощью элемента НЕ 6 на пер вом выходе 69 запрета устанавливается сигнал запрета, который, поступая на инверсные входы элементов И 22, блокирует дальнейшую регистрацию запросов в каналах 1 на захват первой магистрали передачи данных. За это время на триггерах 2 других каналов 1 могут быть также зафиксированы тре. бования на обмен данными.С этого момента начинается выбор 40 старшего по приоритету запроса, в результате которого останется в единичном состоянии триггер 2 в канале, имеющем наивысший приоритет из всех затребовавших магистраль для обмена 45 (приоритет канала уменьшается с увеличением его номера, т.е. первый канал имеет наивысший приоритет)Триггеры. 2 устанавливаются в нулевое состояние с помощью сигнала опроса, который формируется на первом выходе 53 опроса старшего по приоритету канала 1 (из числа затребовавших магистраль) и через первую линию 63 опроса поступает на первый вход 52 опросасоседнего канала 1 (с меньшимприоритетрм),который через элемент ИПИ 47 устанавливает в нулевое состояние триггер 2 и одновременно через элемент ИЛИ 46 посту 796 8пает на первый выход 53 опроса этого канала и т.д., пока не сбросятся триггеры 2 всех каналов более низкого приоритета. Единичный сигнал с выхода триггера 2 через элемент ИЛИ 50 поступает на вход элемента 8 задерж" ки, котооый соабатывает после оконча. ния переходных процессов при выборе старшего по приоритету запроса, и на выходе элемента И 23 в наиболее приоритетном канале 1 появляется единичный сигнал, который свидетельствует о разрешении выдачи данных в магистраль. Этот сигнал поступает на запускающий вход генератора 3 импульсов.Генератор 13 импульсов (фиг.3) работает следующим образом.Единичный сигнал с запускающего входа поступает на вход формирователя 80 импульсов, который вырабатывает одиночный импульс, устанавливающий через элемент ИЛИ 82 триггер 83 в единичное состояние. Единичный сигнал с прямого выхода триггера 83 поступает на выход генератора 13 импульсов и присутствует там до тех пор, пока на управляющий вход генератора 13 импульсов не поступит единичный импульс, который с управляющего входа генератора 13 поступает через элемент 85 задержки, время задержки которого рассчитывается равным времени, достигаемому для записи данных в блок 15 буферной памяти канала-приемника, на вход сброса триггера 83, устанавливая его тем самым в нулевое состояние. Нулевой сигнал с выхода триггера 83 поступает на выход генератора 13 импульсов и присутствует там до тех пор, пока импульс с выхода элемента 85 задержки не пройдет через элемент 84 задержки, рассчитанный навремя задержки, равное времени записиданных в блок 15 буферной памяти канала-приемника. Импульс с выхода элемента 84 задержки поступает на первый вход элемента И 81 и, если на втором входе элемента И 81 присутствует единичный сигнал с запускающего входа генератора 13, через элемент ИЛИ 82 устанавливает триггер 83 в единичное состояние, устанавливая тем самым снова единичный сигнал на выходе генератора 13. Единичный сигнал с выхода генератора 13 импульсов через элемент И 26 поступает на вход разрешения считывания блока 14 буферной памяти, вход счетчика 17 и нуле10 9 144479 вой вход триггера 3 и через элемент И 30 - на управляющие входы блоков элементов И 34, 36. По сигналу считы. вания данные и адрес приемника выда 5 ются через блоки элементов 36 и 34 соответственно на первый вход 71 данных и на первый вход 72 адреса. Через время задержки элемента 9 задержки, рассчитанное на максимальное время распространения сигнала в шинах, на выходе элемента И 24 появится единичный сигнал, поступающий через первый ,вход 65 стробирования на входы стробирования дешифраторов 42 всех кана ловТаким образом, канал 1, имеющий наивысший приоритет на выдачу информации, начал выдачу информации каналу 20 30 1 - приемнику через первый вход 71данных и первый вход 72 адреса.Поскольку в это время в остальных каналах 1 также могут присутствовать единичные сигналы на выходах элементов И-НЕ 39, свидетельствующие о на личии требований на захват магистрали, то эти единичные сигналы поступают через элемент 10 задержки на первый прямой вход элемента И 28, навторой прямой вход которого поступает единичный сигнал с нулевого выхода триггера 2, а на инверсный еговход - нулевой сигнал с второго выхода 70 запрета. Поскольку в несколЪких каналах 1 триггеры 5 могут быть установлены в единичное состояние, то среди этих каналов также осуществляется выбор старшего по приоритетузапроса, в результате которого в единичном состоянии останется триггер 5, 40имеющий наивысший приоритет из числаканалов, продолжающих добиваться доступа к магистрали. Триггеры 5 всехостальных каналов будут установленыв нулевое состояние с помощью сигнала опроса, который формируется навтором выходе 55 опроса старшего поприоритету канала .и чеоез вторую линию 64 опроса поступает на второйвход 54 опроса канала 1 с меньшимприоритетом и через элемент ИЛИ 48сбрасывает триггер 5 и одновременночерез элемент ИЛИ 49 поступает навторой выход 55 опроса этого канала ит.д.,пока не сбросятся триггеры 5 всех 55каналов более низкого приоритета . Еди-ничный сигнал с выхода триггера ээ че-фреэ элемент ИЛИ 50 поступает на входэлемента 8 задержки, который срабатывает после окончания переходных процессов при выборе старшего по приоритету запроса, и на выходе элементаИ 23 в наиболее приоритетном канале1 из числа продолжающих добиватьсядоступа к магистрали появляется единичный сигнал, который свидетельствует о разрешении выдачи данных вмагистраль. Этот сигнал поступает. назапускающий вход генератора 13 импульсов, на выходе которого появляется единичный сигнал, который черезэлемент И 26 поступает на вход разрешения считывания блока 14 буфернойпамяти, вход счетчика 17 и нулевойвход триггера 3 и через элемент И 29поступает на управляющие входы блоков35, 37 элементов И. По сигналу считывания данные и адрес приемника выдаются через блоки 37, 35 элементов Исоответственно во второй вход 73 данных и во второй вход 74 адреса. Черезвремя задержки элемента 11 задержки,рассчитанное на максимальное времяраспространения сигнала в шинах, навыходе элемента И 31 появится единичный сигнал, поступающий через второйвход 66 стробирования на входы стробирования дешифраторов 43 всех каналовНа адресные входы дешифраторов 42и 43 поступают адреса соответственнос первого 72 и второго 74 входов адреса, В канале-приемнике, адрес которого совпадает с адресом, переданнымпо первому входу 72 адреса, единичныйсигнал с дешифратора 42 поступает напервый вход блока 12 приоритета. Вканале-приемнике, адрес которого соответствует адресу, передаваемому навторой вход 74 адреса, единичныисигнал с выхода дешифратора 43 поступает на второй вход блока 12 приоритета.Блок 12 приоритета работает следующим образом.На первом и втором входах блока 12возможны следующие ситуации,Единичный сигнал поступает напервый(вход блока 12, При этом нулевые сигналы на втором входе и втором выходеблока 12 через элемент И-НЕ 77 и единичный сигнал с управляющего входаблока 12 Разрешают прохождение единичного сигнала через элемент И 75на первый вход блока 12.Единичный сигнал поступает толькона второй вход блока 12, 11 ри этом ну 1444левой сигнал с первого входа блока12 через элемент И-НЕ 78 и единичныйсигнал с управляющего входа блока 12разрешают прохождение единичного сигнала через элемент И 76 на вход эле 5мента 79 задержки и через время задержки, рассчитанное на окончаниепереходных процессов после записиинформации в блок 15 буферной памяти. 1 Оединичный сигнал появится на второмвыходе блока 12, Единичные сигналы свторого выхода и второго входа блока12, поступая на элемент И-НЕ 77, запрещают прохождение единичного сигнала с первого входа блока 12 черезэлемент И 75,Единичные сигналы поступают одновременно на первый и второй входыблока 12, а на втором выходе блока12 присутствует нулевой сигнал. Приэтом нулевой сигнал с второго выходаблока 12 через элемент И-НЕ 77 совместно с единичным сигналом на управляющем входе блока 12 разрешают прохождение единичного сигнала черезэлемент И 75 на первый выход блока 12,Нулевой сигнал с второго выхода блока 12, поступая на инверсный. входэлемента И-НЕ 78, запрещает прохожде- ЗОние единичного сигнала через элементИ 76, Таким образом, при одновременном поступлении единичных сигналовна первый и второй входы блока 12единичный сигнал появится только напервом выходе блока 12.Единичный сигнал с первого выходаблока 12 приоритета поступает на первый вход элемента ИЛИ 51, первый управляющий вход блока элементов И-ИЛИ 4 О33 и на вход формирователя 44 импульсов, который вырабатывает одиночныйимпульс, поступающий на выход 67 ответа.Если же единичный сигнал появился 45на втором выходе блока 12 приоритета,то он поступает на второй вход элемента ИЛИ 51, второй управляющий входблокр элементов И-ИЛИ 33 и вход формирователя 45 импульсов, который вырабатывает одиночный импульс, поступающийна выход 68 ответа.Единичный сигнал с выхода элементаИ%1 51 поступает на вход разрешениязаписи блока 15 буферной памяти, входсчетчика 19 и единичный вход триггер а 4, По сиг налу записи данные, установленные либо в первом входе 71 данных, либо во втором входе 73 данных 12(н зявисимости от того, из какого Входа осуществляется прием в данный канал 1), через блок элементов И-ИЛИ 33 записываются в ячейку памяти блока 15 буферной памяти канала-приемника, адрес. которой определяется содержимым счетчика 19 (при первом обращении в нулевую ячейку). Импульс ответа с первого 67 или с второго выхода 68 ответа (в зависимости от того, в первый или второй входы 71, 73 данных канал-источник осуществляет выдачу информации) поступает через элемент И-ИЛИ 32 на управляющий вход генератора 13 импульсов, Через время задержки, достаточное для записи данных в блок 15 канала-приемника, на выходе генератора 13 импульсов установится нулевой сигнал, устанавливая тем самым через элемент И 26 нулевой сигнал на входе разрешения считывания блока 14 буферной памяти, входе счетчика 17 и входе триггера 3. Счетчик 17 при этом увеличивает свое состояние на единицу, а триггер 3 переходит в нулевое состояние, Нулевой сигнал с выхода генератора 13 импульсов через элемент И 24, если данный канал-источник осуществлял выдачу информации в первый вход 71 данных, устанавливается на первом входе 65 стробирования или через элемент И 31, если канал-источник Осуществлял выдачу данных во второй вход 73 данных, устанавливается на втором входе 66 стробирования. Нулевые сигналы на входах 65, 66 стробирования запрещают дешифрацию адреса в дешифраторах 42, 43 каналов-приемников. При этом на первом или втором выходе блока 12 приоритета (в зависимости от того, из первого 71 или второго 73 входа данных осуществляеТся прием данных в канал-приемнйк) устанавливается нулевой сигнал, Тем самым запрещается прохождение данных через блок элементов И-ИЛИ 33 на информационный .вход блока 15 буферной памяти,Кроме этого, через элемент ИЛИ 51 нулевой сигнал устанавливается на входе разрешения записи блока 15 буферной памяти, входах счетчика 19 и триггера 4, Счетчик 19 увеличивает свое состояние на единицу, а триггер 4 устанавливается в единичное состояние. Таким образом, в канале-приемнике состояния счетчиков 18 и 19 стали различными, поэтому на выходе схемы 21 сравнения устанавливается нулевой13 14447сигнал, а на выходе элемента И-НЕ 41устанавливается единичный сигнал, который свидетельствует о наличии данньм в блоке 15 буферной памяти. Этотсигнал поступает на вход элементаБИ 27 и выход 60 сигнала разрешения,запроса. Приемник информации периодически анализирует состояние выхода60 своего канала 1. При наличии навыходе 60 единичного сигнала приемник информации вьщает на вход 62 сигнал "Запрос", который через элементИ 27 поступает на вход разрешениясчитывания блока 15 буферной памяти,входы счетчика 18 и триггера 4,При этом данные из ячейки памятиблока 15, адрес которой определяетсясостоянием счетчика 18 (при первомобращении - из нулевой ячейки), вьдаются через информационный выход 59 вприемник информации. По заднему фронту сигнала "Запрос" счетчик 18 увеличивает свое состояние на единицу, атриггер 4 устанавливается в нулевое 26состояние, В случае, если из,источника информации в блок 14 буферной па-.мяти канала-источника поступило несколько слов данных, предназначенныхдля передачи (причем адреса приемников могут быть различными), то содержимое счетчиков 16 и 17 после первойпередачи остается различным. При этомна выходе схемы 20 сравнения присутствует нулевой сигнал, а на выходе35элемента И-НЕ 39 установлен единичныйсигнал, который, поступая на инверсный вход элемента ИЛИ 47, не приводитк сбросу триггера 2. Аналогично производится работа источника, у которо Ого триггер 5 находится в единичном1 остоянии, а триггер 2 в нулевом.При этом единичный сигнал с выходаэлемента И-НЕ 39 проходит через элемент 10 задержки и, поступая на инверсный вход элемента ИЛИ 48, не приводит к сбросу триггера 5 в нулевоесостояние. Так как триггер 2 (илитриггер 5) канала-источника остаетсяв единичном состоянии, то на запускающем входе генератора 13 импульсовсохраняется единичный сигнал й черезвремя, достаточное для записи данныхв блок 15 буферной памяти канала-источника, на выходе генератора 13 импульсов вновь установится единичныйсигнал и аналогичным образом будетосуществлена передача следующего сло.ва данных в блок 15 буферной памяти 96 14,канала-приемника. В случае, если после передачи очередного слова данныхсодержимое счетчиков 16 и 17 оказывается одинаковым, на выходе схемы20 сравнения появится единичный сигнал, а на выходе элемента И-НЕ 39 приусловии, что триггер 3 находится внулевом состоянии, т.е. производилосьсчитывание из блока 14 буферной памяти, вырабатывается нулевой сигнал,свидетельствующий о том, что блок 14буферной памяти пуст. Этот сигналпройдет через инверсные входы элементов ИЛИ 47 и 48 и устанавливает триггер 2 или триггер 5 (в зависимости оттого, какой иэ них был взведен в данном канале) в нулевое состояние. Приэтом через элемент НЕ 6 на первомвходе 69 запрета устанавливается нулевой сигнал, если данный канал осуществлял выдачу данных в первый вход 71данных или через элемент НЕ 7 устанавливается нулевой сигнал во второйвход 70 запрета, если данный каналосуществлял выдачу данных во второйвход 73 данных, Таким образом, разрешается производить захват магистралидругим источником.В процессе обмена данными возможныследующие ситуации.При выдаче данных из источника информации в канал 1 все ячейки блока14 буферной памяти заняты. При этомсодержкчое счетчиков 18 и 19 равно,т,е. на выходе схемы 21 сравненияприсутствует единичный сигнал, атриггер 3 находится в единичном сос"тоянии (для этого производилась запись в блок 14 буферной памяти). Вэтом случае с выхода элемента И-НЕ38 на вход элемента И 25 и на выход56 выдается нулевой сигнал, запрещающий производить запись в блок 14, а свыхода элемента И-НЕ 39, выдаетсяединичный сигнал, поступающий в качестве сигнала запроса на захват ма"гистрали на вход элемента И 22 и входрлемента 10 задержки.При выдаче данных из блока 14 канала-источника в блок 15 канала-приемника все ячейки блока 15 буфернойпамяти заняты. При этом содержимоесчетчиков 18 и 19 равно, т.е. на выходе схемы 21 сравнения присутствуетединичный сигнал, а триггер 4 находится в единичном состоянии (до этогопроизводилась запись в блок 15), Вэтом случае с выхода элемента И-НЕ 4015 4 выдается нулевой сигнал, который поступает на управляющий вход блока 12 приоритета, запрещая появление единичного сигнала на выходах блоха 12, тем самым запрещая выдачу сигнала ответа с помощью формирователей 44, 45 и через элемент ИЛИ 51 запрещая производить запись в блок 15 буферной памяти. Нулевой сигнал с выхода элемента И-НЕ 40 поступает также через выход 61 в приемник информации. По этому сигчалу приемник информации прерывает программу обработки данных и производит считывание данных, записанных в блоке 15 буферной памяти, путем выдачи сигнала "Запрос" на вход 62 канала-приемника. При этом с выхода элемента И-НЕ 41 на вход элемента И 27 и выход 60 сигнала разрешения запроса выдается единичный сигнал.Так как в первом случае возможны простои источников информации, а во втором случае осуществляется прерывание приемников информации, то это может привести к снижению производительности вычислительной системы. Поэтому емкость блоков 14 и 15 буферной памяти должна быть рассчитана таким образом, чтобы вероятность переполнения блоков 14 и 15 была достаточномала.Технико-экономическое преимущество предлагаемого изобретения по сравнению с базовым прототип) заключается в том, что базовое устройство не позволяет осуществлять бесконфликтный обмен информацией между абонентами вычислительной системы по двум общим магистралям. Использование предлагаемого устройства позволяет осуществлять бесконфликтный обмен информацией между абонентами вычислительной системы по двум общим магистралям. Это существенно повышает функциональные возможности устройства, поскольку при использовании базового устройства для обеспечения обмена информацией между абонентами по двум общим магистралям потребуется использование двух каналов для обеспечения доступа одного абонента к двум магистралям, Кроме этого, необходимость разрешения конфликтных ситуаций при обмене по двум магистралям требует введения дополнительного оборудования. Таким образом, при использовании базового устройства для обеспечения бесконфликтного обмена между абонентами вычислительной44796 16системы по двум общим магистралямпотребуется увеличение оборудованияболее чем в 2 раза. 10 15 20 25 30 35 40 45 50 55 Формула и з о б р е т е н и я Многоканальное устройство для обмена данными между модулями вычислительной системы, содержащее М кана" лов, каждый из которых содержит три триггера, два блока буферной памяти, четыре счетчика, две схемы сравнения, четыре элемента И-НЕ, генератор импульсов, два элемента задержки, шесть элементов И, два элемента ИЛИ, первый элнмент НЕ, первый формирователь импульсов, первый дешифратор, причем в каждом канале выход первого элемента И соединен с входом установки первого триггера, прямой выход которого соединен с первым входом первого элемента ИЛИ, выход первого элемента задержки соединен с первым входом второго элемента И, выход которого соединен с запускающим входом генератора импульсов, выход второго элемента задержки соединен с первым входом третьего элемента И, выход которого соединен с первым входом стробирования устройства, выход второго элемента ИЛИ соединен с входом сброса первого триггера, инверсный выход которого соединен через первый элемент НЕ с первым выходом запрета устройства и с первым инверсным входом первого элемента И, второй вход первого и прямой вход второго элемента ИЛИ М-го канала соединены через первую линию опроса с выходом первого элемента ИЛИ (М)-го канала, выход четвертого элемента И соединен с входом первого счетчика, входом записи первого блока буферной памяти и входом установки второго триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами первого и второго элементов И-НЕ, выход первого элемента И-НЕ соединен с вторым входом четвертого элемента. И и с входом сигнала разрешения выдачи устройства, первый вход четвертого элемента И соединен с входом сигнала выдачи канала, первый вход пятого элемента И соединен с вы" ходом генератора импульсов, а выходс входом сброса второго триггера, входом считывания первого блока буферной памяти и входом второго счет