Устройство для синхронизации работы двух процессоров с общим блоком памяти

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИК 51)4 С 06 Р 13/00,СССРНРЫТИИ ОСУДАРСТВЕННЫЙ НОМИ ПО ДЕЛАМ ИЗОБРЕТЕНИЙ ИСАНИЕ ИЭОБРЕТЕНИ ас ыт т истнты о СССР ф 1986 СССР1985 НИЗАЦИИ гер нхрон вух и.(54) УСТРОЙСТВО ДЛЯ СИНХРОРАБОТЫ ДВУХ ПРОЦЕССОРОВ СБЛОКОМ ПАМЯТИ ЯО) 444794(57) Изобретение относится к об вычислительной техники и может б использовано при построении мног процессорных систем с общей памя Целью изобретения является повьпп быстродействия устройства. Устро во содержит первый, второй элеме И 1,2, первый, второй триггеры 3 двухфазный генератор 7 импульсов третий триггер 8, четвертый триг 15. Устройство обеспечивает аси ную и равноприоритетную работу д процессоров с общим блоком памят 2 ил,40 Изобретение относится к области вычислительной техники и может быть использовано при построении многопроцессорных систем с асинхронным обращением нескольких процессоров к общему блоку памяти.Целью изобретения является повышение быстродействия устройства.На фиг.1 представлена блок-схема 10 устройства; на фиг.2 - блок-схема включения устройства для синхронизации в системе из двух процессоров и общего блока памяти.Устройство содержит (см.фиг,1) 15 первый, второй элементы И 1,2, первый, второй триггеры 3,4, выходы запроса первого, второго процессоров 5,6, двухфазный генератор 7 импульсов, третий триггер 8, входы блоки ровки доступа первого, второго процессоров 9, 10, установочные выходы первого, второго процессоров 11, 12, выходы синхронизации обмена первого, второго процессоров 13, 14, четвертый 25 триггер 15, входы разрешения обмена первого, второго процессоров 16, 17, тактовые выходы первого, второго процессоров 18 19.На фиг,2 изображены устройство 20 30 для синхронизации работы двух процессоров с общим блоком памяти, первый, второй процессоры 21,22, блок 23 памяти, элемент ИЛИ 24, первый, второй процессорные элементы 25,26, с пер вого по шестой элементы И 27-32, первый, второй регистры 33,34 адреса, с первого по четвертый шинные формирователи 35-38, первый, второй элементы 39,40 задержки.Устройство работает следующим образом.При включении питания процессорные элементы 25, 26 формируют сигналы УСТ, УСТ , которые устанавливают 45 триггеры 3 и 8 в нулевое состояние, При этом первык же импульс внутренней тактовой частоты ТИ и ТИ сбросит соответственно триггер 4 и триггер 15 в нулевое состояние.50Установкой единичного потенциала на входах блокировки доступа процессоров 9, 10 доступ процессоров 21, 22 к блоку 23 памяти блокирован. При поступлении, например, на вход 5 сигнала запроса (ЗП) от первого процессора 2 1 импульс частоты Р 1 двухфазного генераторачерез элемент И 1 устанавливает триггер 3 в единичное состояние, Установкой единичного потенциала на входе блокировки доступа (БД) первого процессора 9 устройство 20 обеспечивает монопольное использование блока 23 памяти первым процессором 21. Выходы адресного регистра 33 первого процессора 21 переходят из высокоимпедансного в активное состояние.Элемент И 2 при этом будет закрыт потенциалом с нулевого выхода триггера 3. Передний фронт импульса внутренней тактовой частоты (ТИ) процессорного элемента 25 устанавливает триггер 4 в единичное состояние. Появление на входе процессорного элемента 25 сигнала разрешения обмена (РЗП) позволяет процессору продолжать процедуру обмена с блоком 23 памяти. Процессорный элемент 25 снимает сигнал ЗП и одновременно выставляет.на совмещенной системной магистрали адрес/данные (АД) адрес, который по заднему фронту сигнала синхронизации обмена (ОБИ) переписывается в адресный регистр 33 процессора 2 1. Этим же сигналом триггер 4 возвращается в исходное нулевое состояние.Если процессор 21 осуществляет процедуру чтения данных из блока 23 памяти, он формирует сигнал чтения ДЧТ, который через элемент И 27 открывает шинный формирователь 35 на передачу информации от блока 23 памяти на магистраль АД процессорного элемента 25, Шинный формирователь 36 при этом находится в высокоимпедансном состоянии, Элементы И 29 и ИЛИ 24 закрыты и на управляющем входе блока 23 памяти установлен нулевой уровень, соответствующий режиму чтения памяти.Если процессор 2 1 осуществляет процедуру записи данных в блок 23 памяти, процессорный элемент 25 синхронно с выставкой на магистрали АД инФормации формирует сигнал записи ДЗП.Сигнал ДЗП через открытый элемент И 29 и элемент ИЛИ 24 устанавливает единичный потенциал (режим записи данных) на управляющем входе блока 23 памяти, а также через элемент И 28 и элемент 39 задержки открывает шинный формирователь 36 на передачу данных из процессора 25 в блок 23 памяти.34447По окончании процедуры обмена первого процессора 2 1 с блоком 23 памяти сигнал ОБМ, поступающий на синхровход триггера 3, сбрасывает его в5 исходное нулевое состояние.При поступлении от второго процессора 22 сигнала ЗП до окончания процедуры обмена первого процессора 21 с блоком 23 памяти сигнал разрешения обмена РЗП не будет сформирован и дальнейшая работа процессора 22 будет приостановлена, После возврата триггера 3 в исходное состояние .первый же импульс частоты Р 2 пере бросит триггер 8 в единичное состояние, закрывая тем самым элемент И 1, а также доступ процессора 21 к блоку 23 памяти. При получении процессорным элементом 26 сигнала разрешения 2 О обмена (РЗП) он начинает аналогично процессорному элементу 25 выполнять процедуру обмена с блоком 23 памяти. 30 35 Формула, изобретения 25 Устройство для синхронизации работы двух процессоров с общим блоком памяти, содержащее первый, второй элементы И и первый, второй триггеры, причем единичный выход. первого триггера соединен с информационным входом второго триггера, о т л и - ч а ю щ е е с я . тем, что, с целью повьппения быстродействия устройства,в него введены третий, четвертый триггеры и двухфазный генератор импульсов, причем первые входы первого второго элементов И соединены с входами устройства для подключения выходов запроса первого, второгопроцессоров соответственно, вторыевходы первого, второго элементов Исоединены соответственно с первым,вторым выходами двухфазного генератора импульсов, третьи входы первого, второго элементов И соединенысоответственно с нулевьмн выходамитретьего, первого триггеров, входсинхронизации первого триггера инулевой вход второго триггера соединены с входом устройства для подключения выхода синхронизации обменапервого процессора, вход синхронизации третьего триггера и нулевой входчетвертого триггера соединены с входом устройства для подключения выходасинхронизации обмена второго процессора, входы синхронизации второго,четвертого триггеров соединены с входами устройства 11 для подключениятактовых выходов соответственно первого, второго процессоров, нулевыевходы первого, третьего триггеровсоединены с входами устройства дляподключения установочных выходовпервого, второго процессоров, единичный выход третьего триггера соединенс информационным входом четвертоготриггера, выходы второго, четвертоготриггеров соединены с выходами устройства для подключения к входам разрешения обмена первого, второго процессоров соответственно, нулевые,выходы первого, третьего триггеровсоединены с выходами устройства дляподключения входов блокировки доступа соответственно первого, второго1444794 Составитель С.БурухинТехред А,Кравчук Редактор О.Спесивых Корректор М,Васильева Заказ 6507/49 Тираж 704 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграФическое предприятие, г. Ужгород, ул. Проектная, 4