Устройство для тестового контроля цифровых узлов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 04 СО ИСАНИЕ ИЗОБРЕТЕНИ 35 кий адиотехничалмыкова о; Б.С. СекаИтенберг ССР81.каТехника тельство С11/16, 1гностиКиев: Диа ТЕСТОВОГО носится к вычислиУДАРСТНЕННЬЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) УСТРОЙСТВО ДЛЯЛЯ ЦИФРОВЫХ УЗЛОВ(57) Изобретение от тельной технике и используется в системах контроля и диагностики цифровыхвычислительных устройств. Цель изобретенйя - повышение производительности контроля, Устройство содержит блокуправления, дешифратор, входной и выходной регистры, два коммутатора,блок сравнения, регистр маски, регистр маски входов-выходов, регистррезультатов, триггер сбоя, элементИЛИ, Устройство обеспечивает возможность наращивания и программируемости числа выводов контролируемых цифровых узлов за счет оперативной реконфигурации структуры устройства. 1 з.п.ф-лы, 3 ил.Изобретение относится к вычислительной технике и предназначено дляиспользования в системах контроля идиагностики цифровых вычислительныхустройств,Цель изобретения - повышение производительности контроля,На Фиг. 1 приведена структурнаясхема устройства для тестового контроля цифровых узлов; на фиг, 2 -структурная схема дешифратора; нафиг, 3 - структурная. схема блокауправления.устройство (фиг, 1) содержит дешифратор 1, блок 2 управления, и -входных регистров 3, и регистров 4 маскивходов-выходов, и регистров 5 маски,и блоков б памяти, первую группу коммутаторов 7, и блоков 8 сравнения,, и регистров 9 результата, вторуюгруппу коммутаторов 10, контролируемыйй цифровой узел 11, и выходных ком мутаторов 12, и триггеров 13 сбоя,элемент ИЛИ 14, вход 15 сброса устройства, вход 16 записи устройства,вход 17 чтения устройства, шину 18адреса, шину 19 данных, выход 20пуска дешифратора 1, выход 21 установки начального адреса дешифратора 301, выход 22 чтения состояния дешифратора 1, выход 23 чтения адреса дешифратора 1, выход 24 чтения сбоевдешифратора 1, группу стробирующихвыходов 25 дешифратора 1, выход 26установки в 0 входных регистров35,дешифратора 1, выход 27 сброса. триг гера сбоя дешифратора 1, выход 28 за писи маски входов, выход 29 записистроки теста дешифратора 1, группувыходов 30 выдачи результата дешиффратора 1, выход 31 записи маски входов-выходов дешифратора 1, вход 32блокировки адреса дешифратора 1, первый управляющий вход 33 дешифратора 1 45второй управляющий вход 34 дешифратора 1, группу входов 35 адреса дешифратора 1, группу информационныхвходов 36 дешифратора 1, группу выходов 37 с тремя устойчивыми состоя 50ниями дешифратора 1, вьйсод 38 пускаблока 2 управления, вход 39 записиадреса блока 2 управления, вход 40чтения состояния блока 2 управления,вход 41 чтения адреса блока 2 управления, вход 42 чтения сбоев блока 255управления, вход 43 сброса блока 2управления, выход 44 блокировки адреса блока 2 управления, выход 45 разрешения сравнения блока 2 управления, группу выходов 46 адреса с тремя устойчивыми состояниями блока 2управления, группу информационныхвходов-выходов 47 блока 2 управления, группу входов 48 обнаружениясбоев блока 2 управления.Дешифратор 1 (фиг. 2) содержитдешифратор 49 записи, дешифратор 50чтения, регистр 51 адреса ячейкипамяти, коммутатор 52.Блок 2 управления (Фиг. 3) содержит генератор 53 тактовых импульсов,элемент И 54, КБ-триггер 55 пуска,первый коммутатор 56, второй комму"татор 57, элемент 58 задержки, регистр 59 адреса, элемент НЕ 60, счетчик 61 адреса, элемент ИЛИ-НЕ 62,первый элемент ИЛИ 63, второй элемент ИЛИ 64, третий 65 и четвертыйбб коммутаторы.Устройство работает следующим образом.Перед началом работы УТК устанавливается в исходное состояние, Дляэтого через вход 15 устройства подается сигнал сброса, который поступает на входы установки в О" регистров 5 - 5 , 4, - 41 и 9 - 9 и устанавливает их в исходное состояние,а также, пройдя через вход 43 блока2 и первый элемент ИЛИ 63, устанавливает в нулевое состояние триггер55 и, пройдя через элемент ИЛИ 14,устанавливает в нулевое состояниетриггеры 13 - 13 сбоя.Устройство работает в режимах заггрузки, тестирования и анализа результатов тестирования,Организация режима загрузки включает выполнение операций установкивходных регистров в исходное состояние; подцикла формирования строки информации во входных регистрах 3.3.1 - регистры 4, маски входов-выходов; 3.2 - регистры 5, маски; 3,3 -блоки 6 памяти.Установка входных регистров 3, висходное состояние осуществляетсячерез группу адресных входов 35 дешифратора 1 с шины 18 на управляющиевходы дешифратора 49, на который по.ступает адрес команды установки в0" входных регистров, и при поступлении сигнала Запись с входа 33на стробирующий вход дешифратора 49записи с выхода 26 выдается сигнал"Установка в О" входных регистров , 3 14256который поступает на входы установкив "О" регистров 3, устанавливая ихв нулевое состояние,Подцикл Формирования строки инфор 5мации во входных регистрах 3, - 3осуществляется следующим образом,По шине 19 данных устройства поступает фрагмент разрядной строки информации и устанавливается на информационных входах регистров 3 Записьпроисходит по команде "Выбор входногорегистра", поступающей с выхода 25 втот входной регистр, адрес котороговыставлен на управляющие входы дешифратора 49 с шины 18 при поступлениисигнала "Запись" на стробирующий входдешифратора 49 с входа 16 устройства.Процесс загрузки фрагментов строки вовходные регистры повторяется до и раз. 2 ОВ результате сформированная информация устанавливается на информационных входах регистров 4; и 5 и блоков 63.1. Перезапись информации из регистров 3, в регистры 4,. В этом случае информация представляет собойуправляющую информацию о маскированиивходных и выходных выводов узла 11.На управляющие входы дешифратора 49с шины 17 поступает адрес командыЗапись маски входов-выходовс, ипри поступлении на стробирующий входдешифратора 49 с входа 16 устройствасигнала "Запись" на выходе 31 появс35ляется сигнал Запись маски входоввыходов , который поступает на входыпараллельной записи регистров 4,3,2Перезапись строки управляющейинформации о маскировании входных вы-водов узла 11 регистров 3, в регист-ры 5, осуществляется аналогично покоманде "Запись маски входовс. Привыполнении этой команды запись информации в регистры 5, происходит припоступлении с выхода 28 на входы параллельной записи регистров 5, сигнала "Запись маски входов3.3. В случае перезаписи информации из регистров 3 в блоки 6, информация представляет собой строку тес-та. Перед записью строки теста в блоки памяти по команде Запись адресаячейки памяти производится запись врегистр 51 адреса ячейки памяти, Для55этого по шине 19 данных поступаетадрес ячейки блока памяти и устанавливается на информационных входахрегистра 51. Адрес команды "Запись 82 4адреса ячейки памяти" поступает пошине 18 на дешифратор 49, а при поступлении сигнала Запись на стробирующий вход дешифратора 49 с входа16 устройства на (и+8)-м выходе дешифратора 49 вырабатывается сигнална вход параллельной записи регистра 51, по которому в данный регистрпроисходит запись адреса ячейки памяти.С выходов регистра 51 адрес п-йячейки памяти через коммутатор 52,разблокированный высоким уровнемсигнала с триггера 55, подается черезгруппу выходов адреса с тремя состояниями дешифратора 1 на группу адресных входов блоков 6сЗапись строки теста осуществляетсяпо команде Запись строки теста",привыполнении которой с (п+6)-го выходадешифратора 49 на входы записи блоков6 поступает сигнал записи, по которому осуществляется запись информациив ячейку памяти. Указанные процессыформирования строки в регистрах 3и перезаписи ее в блоки 6; памятипроизводится Кмо,разРежим загрузки завершается загрузкой адреса начала теста в счетчик 61адреса по команде "Начальный адреспри выполнении которой адрес началатеста с шины 19 данных через группу47 записывается в данный счетчик припоступлении сигнала записи с (и+2)-говыхода дешифратора 49 на вход записисчетчика 61,Режим тестирования задается подачей команды Пуск", при поступлениикоторой вырабатывается сигнал на(и+1)-м выходе дешифратора 49, который поступает на Б-вход КБ-триггера55 пуска, устанавливая его в единичное состояние. Появление нулевого потенциала с инверсного выхода триггера 55 через выход 44 на управляющемвходе коммутатора 52 переводит еговыходы в третье состояние, тем самымблокируется поступление адреса ячей-ки памяти из дешифратора 1.Единичный потенциал с прямого выхода триггера 55 разрешает прохождение тактовых импульсов.с выхода генератора 53 через элемент И 54 навход параллельной записи регистра 59адреса. По переднему фронту первогоимпульса, пришедшего на вход записирегистра 59 адреса, адрес началатеста переписывается с выходов счет5682 6вход установки в "0" КБ-триггера 55 иустанавливает его в нулевое состояние. Нулевой потенциал с прямого выхода триггера 5 блокирует поступление тактовых импульсов через элемент при выполнении которой адрес данной 15 команды по шине 18 подается на дешиф 20 25 30 35 40 45 50 55 5 142 чика 61 ацреса в регистр 59, с выходов которого через второй коммутатор 57 поступает на адресные входы блоков б, . Происходит считывание эталонного значения первой строки теста проверки, которая с выходов блоков 6; поступает на вторую группу входов блоков 8, сравнения, а также, пройдя через коммутаторы 7 сформированная 10 строка тестовых воздействий поступит на входы контролируемого цифрового узла. С выходов узла 11 через коммутаторы 10 реакция узла 11 поступает на первую группу входов блоков 8, .Результаты сравнения ("0", если сбой) с инверсных выходов 1-х блоков 8 поступают на информационные входы триггеров 13, . Запись в П-триггеры 13, результата сравнения и в регистры 9, результата реакции узла 11 происходит по переднему фронту первого импульса, поступающего с выхода 45 на синхровходы Б-триггеров 13 и входы параллельной записи регистров 91 и задержанного на элементе 58 задержки на величину ь , Величинами определяется как сумма задержек при прохождении информации до узла 11 при срабатывании последнего и при прохождении реакции узла 11 через коммутаторы 10, и блоки 8,. С выходов триггеров 13 сигналы "Сбой" поступают через группу входов 48 обнаружения сбоев на элемент ИЛИ 64 и группу информационных входов коммутатора 66. Далее работа устройства определяется значениями сигналов "Сбой".Если сигналы "Сбой" равны нулю, то по заднему фронту первого тактового импульса, поступающего через элемент НЕ 60 на вычитающий вход счетчика 61 адреса, содержимое последнего уменьшается на единицу, а по переднему фронту следующего тактового импуль са переписывается в регистр 59, с выходов которого адрес следующей строки теста поступает через коммутатор 57, группу выходов 46 на группу адресных входов блоков 6, - 6.Процесс тестирования продолжается до тех пор, пока значение счетчика 61 не станет равно нулю или на выходе элемента ИЛИ 64 не появится единичный потенциал.Если содержимое счетчика 61 равно нулю, то на выходе элемента ИЛИ-НЕ 62 появляется единичный сигнал, который через элемент ИЛИ 63 поступает на И 54 и происходит останов устройства. Режим анализа результатов тестирования начинается, когда в режиме тестирования триггер 55 устанавливается в нулевое состояние, Для анализа состояния устройства используется команда Чтение состояния устройства ратор 50, а при появлении сигнала"Чтение" на стробирующем входе дешифратора 50 на его (и+1)-м выходе вырабатывается сигнал, поступающий через выход 22, на управляющий входкоммутатора 56, с выхода которогочерез группу 47 на шину 49 передается код состояния устройства. Код состояния содержит два разряда, снимаемых с прямого выхода триггера 55 -"0" и выхода элемента ИЛИ 64 - "1". В зависимости от кода состояния (00 - исходное состояние устройства; 10 режимтестирования; 01 - останов по сбою; 11 - нет сброса триггера пуска) пользователь устройства может выполнять следующие действия. Если после сброса устройства код состояния Ф 00, то устройство неисправно и его необходимо отремонтировать. Если после подачи команды "Пуск код состояния 10, то устройство находится в режиме тестирования и необходимо сделать перерыв на время тестирования, если же и после этого код состояния не изменяется, то устройство неисправно. При коде 00 тестирование проходит успешно и необходимо загрузить следующий тест, а при коде 01 обнаруживается несоответствие эталону реакции объекта диагностирования на входное воздействие и можно вывести необходимую для анализа неисправностей следующую контрольную информацию: адрес сбойной строки теста, фрагменты реакции объекта диагностирования на входное воздействие, источники сбоев,Вывод адреса сбойной строки теста осуществляется по команде Чтение регистра адреса", при выполнении которой с (и+2)-го выхода дешифратора 50 через выход 23 дешифратора 1 на управляющий вход коммутатора 65 подается сигнал, разрешающий передачу адреса1, Устройство для тестового контроля цифровых узлов, содержащее блок управления, дешифратор, блок памяти, блок сравнения, два коммутатора, причем группа выходов блока памяти соединена с первой группой входов блока сравнения и группой информационных входов первого коммутатора, груп па выходов которого соединена с первой группой выходов устройства для подключения к первой группевходов контролируемого цифрового узла и соединена с группой информационных входов 3 О второго коммутатора, группа выходов которого соединена с второй группой входов блока сравнения, группа адресных входов блока памяти соединена с группой адресных выходов блока управления и первой группой выходов дешифратора, первый выход которого соединен с входом пуска блока управления, выход блокировки адреса которого соединен с входом блокировки дешифратора, второй выход которого соединен с входом записи блока памяти, а первый и второй входы синхронизации и группа задания адреса устройства соединены с синхровходом, стробирующим входом и группой информационных входов дешифратора соответственно, вторая группа информационных входов дешифратора соединена с тестовыми входами устройства, о т л ич а ю щ е е с я тем, что, с целью повышения производительности контроля, в него введены п входных регистров (п - число контролируемых узлов), (и) блоков памяти, и регистров маски, первая группа коммутаторов, (и) 55 блоков сравнения, и триггеров сбоя, и регистров маски входов-выходов, вторая группа коммутаторов, и регист 45 сбойной строки теста с регистра 59через данный коммутатор на шину 19данных,Вывод информации об источникахвсех сбоев осуществляется по команде"Чтение сбоев", при выполнении которой с (и+3)-го выхода дешифратора 50через выход 24 сбоев дешифратора 1,на управляющий вход коммутатора 66подается сигнал, разрешающий передачу информации с прямых выходов 0-триггеров 13, - 13 через данный коммутатор на шину 19,15Формула из о бр ет ения ров результата, и выходных коммутаторов, элемент ИЛИ, причем .группа выходов 3-го ( 3 = 2, п) блока памятисоединена с первой группой входов3-го блока сравнения и с первой группой информационных входов 3-го коммутатора первой группы, группа выходовкоторого соединена с 1-й группой выходов устройства для подключения к3-й группе входов контролируемогоцифрового узла и соединена с группойинформационных входов 3-го коммутатора второй группы, группа выходов которого соединена с второй группойвходов 3-го блока сравнения, группаадресных входов 3-го блока памятисоединена с группой выходов дешифратора, второй выход которого соединен с входом записи 1-го блока памяти, группа информационных выходов.-го.( = 1, п) входного регистра соединена с группой информационных входов -го блока памяти, 1-го регистрамаски,.-го регистра маски входоввыходов, группа выходов которого соединена с группой управляющих входов-го коммутатора второй группы, группа выходов которого соединена с группой информационных входов -го регистра результата, группа выходов которого соединена с группой информационных входов -го выходного коммутатора, выходы второй и третьей группдешифратора соединены соответственносо стробирующим входом 1-го входногорегистра и управляющим входом .-говыходного коммутатора, выходы дешифратора с третьего по десятый соединены соответственно с входом установкиначального адреса, входом чтения состояний, входом чтения адреса, входомчтения сбоев блока управления, входомустановки в "О" входных регистров,первым входом элемента ИЛИ, входомзаписи регистров маски, входами записи регистров маски входа-выхода, группа управляющих входов х-го коммутатора первой группы соединена с группойвыходов -го регистра маски, выход"Равно" -го блока сравнения соединенс информационным входом д-го триггерасбоя, прямой выход которого соединенс 1-м входом группы вхопов обнаружения сбоев блока управления, а входустановки нуля д-го триггера сбоясоединен с выходом элемента ИЛИ, второй вход которого соединен с входомсброса устройства, входами установкив "О" регистров маски, регистров маски входов-выходов, регистров результата и входом сброса блока управления, выход разрешения сравнения которого соединен с синхровходом триггеров сбоя и входом записи регистров результата, группа выходов блока управления соединена с группой информационных входов входных регистров, группой выходов выходных коммутаторов и с тестовыми входами устройства.2, Устройство по п,1, о т л и ч аю щ е е с я тем, что блок управления содержит генератор тактовых импульсов 15 элемент И, элемент НЕ, триггер, че - тыре коммутатора, элемент задержки, регистр адреса, счетчик адреса, элемент ИЛИ-НЕ, два элемента ИЛИ, причем выход генератора тактовых импульсов 20 соединен с первым входом элемента И, прямой выход триггера пуска соединен с первым информационным входом первого коммутатора, а также с управляющим входом второго коммутатора и 25 вторым входом элемента И, выход которого соединен с входом элемента задержки и входом параллельной записи регистра адреса и через элемент НЕ с вычитающим входом счетчика адреса, группа разрядных выходов которого через элемент ИЛИ-НЕ соединена с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ и вторым инфор)35 мационным входом первого коммутатора, выход первого элемента ИЛИ соединен с входом установки нуля триггера пуска,группа разрядных выходов счетчика ад.реса соединена с группой информационных входов регистра адреса, группавыходов которого соединена с группамиинформационных входов второго и третьего коммутаторов, группы выходовс первого, третьего и четвертого коммутаторов соединены с группой информационных входов счетчика адреса игруппой выходов блока управления,группа выходов второго коммутаторасоединена с группой выходов адресаблока управления, вход параллельнойзаписи счетчика адреса соединен свходом записи адреса блока управления,вход установки в единичное состояниетриггера пуска соединен с входом пуска блока управления, третий вход первого элемента ИЛИ соединен с входомсброса блока управления, управляющийвход первого коммутатора соединен свходом чтения состояния блока управления, группа входов обнаружения сбоевсоединена с входами второго элементаИЛИ и информационными входами четвертого коммутатора, управляющий входкоторого соединен с входом чтениясбоев блока управления, управляющийвход третьего коммутатора соединен свходом чтения адреса блока управления,инверсный выход триггера пуска соединен с выходом блокировки адреса блока управления, выход элемента задержки соединен с выходом разрешения сравнения блока управления.