Запоминающее устройство с переменным форматом данных

ОП КСАН ИЕизоьгеткния 987678 Союз СоветскихСоциалистическихРесаублик фФ(61) Дополнительное к авт. свид-ву(22) Заявлено 10.0881 (21) 3323615/18-24 111 М.КП.з с присоединением заявки М 6 11 С 11/00 Государственный комитет СССР ио делам изобретений и открытийОпубликовано 070183. Бюллетень Мо 1 Дата опубликования описания 07.01.83 А.К, Беляев, Л.Е. Горша, В.И. Гриценко, ,Г.И.Корниенко и Б.Г.Мудла(72) Авторы изобретения й: ССР,) Заявитель ена Ленина институт кибернетики(54) ЗАП ЕЕ УСТРОЙСТВО С ПЕРЕМЕННЫМФОРМАТОМ ДАННЫХ ну данныпричем, входами к идешифрк перворавлениому вховходам Изобретение относится к запоминающим устройствам и может быть использовано при создании вычислительных систем, работающих со словами информации различной длины, а также при необходимости параллельного обмена информацией с группами устройств.Известно запоминающее устройство с переменным форматом данных, в котором применяется разбиение памяти на блоки и циклическое считывание инФормации из этих блоков, причем порядок обхода блоков. изменяется (11,Недостатком данного устройства является низкая надежность.Наиболее близким к предлагаемому является запоминающее устройство с переменньвл Форматом данных, содержащее блоки ЗУ, дешифратор номера блока, элемент ЙЛИ, ЗУ слов, переключатели, управлаацую шину режима, адресные шины, общую ши х ивыходную шину данных, адресные шины подключены к дешифраторов номеров блока ервым входам ЗУ слов, выход атора номера блока подключен му входу элемента ИЛИ, шина уп я режимом подключена к друг ду элемента ИЛИ и к первым переклю 2чателей, выход элемента ИЛИ подключен к другому входу ЗУ слов, выходкоторого подключен к вторым входампеРвого и второго пеРеключателей,выход первого переключателя подключен к общей шине данных и к второмувходу третьего переключателя, выходывторого и третьего переключателейподключены к второй шине данных 2),Недостатком известного устройстваявляется низкая надежность, так какв нем не предусммстрена защита зонпамяти, используемых двумя различньми абонентами, а также эатрудне 15 но совмещение р. Ов вывода данныхи режима вычислений, что приводит кснижению быстродействия устройства,Цель изобретения - повышение быстродействия устройства,Поставленная цель достигается тем,что в запоминающее устройство с переменным Форматом данных, содержащеенакопители, первые входы которыхобъединеоы и являются управляющимвходом устройства, и первый регистр,введены блоки коррекции адреса, матрицы коммутаторов, блок выборки, информации, группы регистров, дешифратор и второй регистр, причем выходпервого регистра подключен к первым987 б 8 10 20 25 30 40 50 входам блоков коррекции адреса, вторые входь 1 которых соединены с первыми входами коммутаторов первой ивторой матриц, одними из входов блока выборки информации и выходами дешифратора, вход которого подключенк выходу второго регистра, первый .выход каждого блока коррекции адреса, кроме последнего, соединен стретьим входом последующего блокакоррекции адреса, второй выход и четвертый вход каждого блока коррекции адреса, кроме первого, подключены соответственно к пятому и шестому входампредыдущего блока коррекции адреса,выходы регистров первой и второй групп соединены соответственно с шестыми иседьмыми входами соответствующих бло" ков коррекции адреса, первый выходпоследнего из которых подключен квторым входам накопителей, первымвходом коммутаторов третьей матрицыи другому входу блока выборки информацки, вторые нходы коммутаторов каждого столбца, кроме первого,первойматрицы соединены с выходами коммутаторов предыдущего столбца первойматрицы, выходы коммутаторов последнего столбца первой матрицы подключены к третьим входам накопителей,вторые входы коммутаторов каждогостолбца, кроме последнего, второйматрицы и вторые и третьи входы коммутаторов каждого столбца, кроме последнего, третьей матрицы соединеныс выходами коммутаторов последующего столбца третьей матрицы, третьивходы одних из коммутаторов каждого столбца второй матрицы подключены к выходам коммутаторов соответствующей строки предыдущего столбца второй матрицы, а третьи входы другихкоммутаторов каждого столбца второйматрицы - к выходам коммутаторовсоответствующего столбца третьей матрицы, вторые и третьи входы коммутаторов последнего столбца третьейматрицы соединены с выходами накопителей, выходы одних из накопителейсоединены с вторыми входами коммутаторов последнего столбца второй матрицы, выходы которых являются однимииз выходов устройства, ныходы другихнакопителей являются другими выходами устройства, четвертые входы накопителей соединены с выходами блока выборки информации, управляющиевходы которого являются входами выборки устройства, информационными входами которого являются вторые входы коммутаторов первого столбца первой матрицы и третьи входы коммутаторов первой матрицы. , 60 Кроме того, каждый блок коррекции.дреса содержит сумматоры по модулю два, коммутаторы, вычитатели,шифратор и умножитель, причем выход йер-,ваго сумматора по модулю два подключен, к первому входу первого коммутатора выход которого соединен с пер" вым входом первого вычитателя, выходы которого подключены соответственно к первому входу второго коммутатора и первому входу умножителя, второй вход которого соединен с выходом второго сумматора по модулю два, вход которого подключен к выходу второго коммутатора, второй вход которого соединен с выходом шифратора, входы третьего, сумматора по модулю два подключены соответственно к выходу первого коммутатора и выходу умножителя, а выход является первым выходом блока, входами которого с первого по четвертый являются первый вход первого сумматора по модулю два, второй и третий входы первого коммутатора и второй вход первого сумматора по модулю два, вход шифратора подключен к первому входу второго нычитателя и является пятым входом блока, шестым входом которого является второй вход второго коммутатора, третий вход умножителя является седьмым входом блока и соединен с вторым входом второго нычитателя, выход которого является вторым выходом блока.При этом блок выборки информации содержит группы коммутаторов и мультиплексоров по числу накопителей причем первые входы коммутаторов каждой группы объединены и являются однимй из входов блока, первые входы мультиплексорон групп являются другим входом блока, второй вход мультиплексора первой группы и вторые входы коммутаторов групп являются упранляющими входами блока, первый ивторой выходы мультиплексоров каждой группы подключены к третьим входам соответствующих коммутаторов одноименной группы, выходы коммутаторов каждой группы, кроме последней,соединены с входами соответствующихмультиплексоров последующей группы,выходы коммутаторов последней. группыявляются выходами блока. На чертеже изображена Функциональная схема предлагаемого устройства,Устройство содержит накопители 1 -1, , где щ ъ 1 - целое число, информационные входы 2 о,яи инфор" мационные выходы Зо-Зщ , первую матрицу коммутаторов 4, состоящую из1 = от О до (щ) столбцовпо= от О до 1 коммутаторов 4 в столбце, вторую и третью матрицы коммутаторов,5и б с числом столбцов(а), блокиощ коррекции адреса, каждый иэкоторых содержит перный сумматор 8по модулю два, первый коммутатор 9,первый вычитатель 16, второй коммутатор 11, дешифратор 12, второй сум"матор 13 по модулю два, умножитель 14, третий сумматор 15 по модулю,два и второй вычнтатель 16Устройство содержит также первый регистр 17, предназначенный для хранения относительного адреса, первую группу регистров 18 -18 , предназначенных для хранения адреса начала участка памяти., вторую группу регистров 19- 19 предназначенных для установки )размера участка, второй регистр 20, 0 предназначенный для хранения кода формата данных, дешифратор 21 и блок 22 выборки информации, содержащий в групп коммутаторов 23 и мультиплексоров 24. На чертеже обозначены вхо ды 25 выборки и управляющий вход 26 устройства, Количество накопителей 1. -14 равно 2 фс объемом Б и длиной олова 8 разрядов (где Н и С - це-, лые числа).20Устройство работает следующим образом.Со словамн переменной длины за", поминакщее устройство работает та" ким образом, что по заданному адре су может быть произведена запись или считывание слов.с информационной длиной, определяемой типом формата данных, при этом каждому циклу работы памяти соответствует свой формат дан- З 0 ных.В процессе работы память разбивается на участки, ячейки которых используются при работе с форматом определенннгн типа. Участок памяти задается адресом начала участка А и размером М, а в пределах участка соблюдается относительная адресация. При работе устройства с одним йэ форматов данных реализуется обход участков памяти, отведенных для работы с 40 другими форматами данных, и организуется параллельная работа 2 накопителей 1 -1 . При работе с в-ым старшим форматом одновременно работают все накопители 1 "1 , поэтому 45 разбиение памяти на участкй начинается со старшего формата. Объем памяти по этому формату равен Чм, = В, Если при этом задан размер М +О участка памяти, то объем памяти, который может использоваться при работе с (в"1)-ым форматом, уменьшается и составляетЧ =2(Ч-М).55Чтобы при работе с (в) форматом обойти участок памяти, отведенный старшему формату, адреспамяти следует несколько скорректировать ., Эту операцию выполняют блоки 7 р. На вьпсоде блока 7, формируется физический адрес памяти, соответствующий заданному формату. Каждый из блоков " 7 н(, ) формирует адрес памяти А), и величину объема памяти ЧлСусл ад" реса памяти Азсостоит в том, что при нулевых участках памяти форматов,старших чем 1, он равен физическомуадресу памяти А , при этом объем памяти по 1-му формату равен 2 н Ы(2" Е.) -разрядных слов,Формирование адреса памяти Апроисходит. следующим образом.На первый вход сумматора 8 с регистра 17 поступает относительныйадрес А где он складывается с адресом начала эоны А);, который поступает на второй вход сумматора 8 с1-го регистра 18. Полученная суююа(А + Ай) подается на первый входкоммутатора 9, а йа его третий. входподается, адрес памяти Айпредыдущего банка 7;,При наличии на втором входе коммутатора 9 единичногнуправляющего сигнала который соответствует работе памяти с 1-ым форматом, коррекции подвергается либоабсолютный адрес по 1-му формату(А + Ан), либо адрес А,( ). Фнрмование адреса памяти Ай производитсяв соответствий со следующим выражением,А)Уж АКАИ;,М Ак.АкекАкЕ( +4)М;к,щя.лкыАК;,к,+кгде Е(Х) - Функция выделения целойчасти аргумента ХА " адрес на выходе кнммутаКтора 9.Приведенное выражение реализуетсяследующим образом., На первый вход вычитателя 10 поступает адрес Ак с выхода коьиута"тора 9, а на второй вход - адрес начала зоны Ан(м) с. (1+1)-,го регистра18. Таким образом, на первом выходевычитателя 10 формируется разность(АК - АН(, а на втором выходе -сигнал заема, который блокирует работу умножителя 14,Операция деления на Ч(. ) реализуется путем соответствующей коммутации разрядных шин с первогО выходавычитателя 10 на вход сумматора 13.Указанную коммутацию выполняет коммутатор 11, при этом порядок коммутации задается шифратором 12, которыйформирует сигналы управления в зависимости от величины Ч подаваемойна его .вход с выхода вычитателя 16блока 7(;Для того, чтобы операцию деленияна Ч(+, свести к операции сдвига,которую в данном случае выполняет ком-мутатор 11, необходимо, чтобы величина Ч 4 равнялась. целой степенидвойки, например, 29"ф (где н - целое число). Чтобы это условие соблюдалось для всех форматов, требуетсяразмеры участков памяти М задаватьопределенным образом, а именноМ=Щ Ч) - 10-На сумматоре 13 к частномуот деления прибавляется единица и полученная константа подается на второй вход умножителя 14. Функция выделения целой части реализуется путем подачи на второйвход умножителя 14 только целой части суммы с восхода сумматора 13,Умножитель 14 реализует операцию умножения значения размера Муча 144 стка памяти, подаваемого на. третий вход умножителя 14 с (1+1) регистра 19, на константу, поступающую с выхода сумматора 13. При наличии единичного сигнала на первом входе умножителя 14 происходит блокировка ,умножения, т .е . реализуется фумножение на ноль.Адрес А формируется на выходе сумматора 15 в результате сложения с выхода коммутатора 9 и умножения с выхода умножителя 14.Вычисление объема памяти по 1-му формату производится в соответствии с выражением 987678выходе (1+2)-го столбца - четыреждыскопированная информация и т.д.Таким образом, на каждую группупараллельно работающих накопителей10-1 щ 1 производится выдача информа.ции с одних и тех же входов 2, соответствующих 1-му Формату. Например,при работе с нулевым форматом информации с входа 2 о подается на входы10всех накопителей 1 -1 и, .( а блок 22О И- фопределяет, на какой йменно из них:должна быть записана эта информация.При работе с щ-ым Форматом на каждыйЭ-ый накопитель 1 бк,)поДаетсЯчерез коммутаторы 4 щ-го столбца ин 15 Формацияс входа 2 и все накопители1-1составляют единственнуюгруппу параллельно работающих накопителей, причем сигнал выборки подается на них. В режиме считывания20 коммутаторы 5 и б производят подключение к выходам Зб-Зе 4 соответствую.щих установленному формату данныхи адресу памяти информационных выходов накопителей 10-1 к-(25 Управление работой коьанутаторов5 осуществляется сигналами с дещйфратора 21, Операция вычитания реализуется на вычислителе 16 блока 7", на пятый вход которого поступает значение Ч, с выхода вычислителя 16 последующего блока 7,; ), а на седьмой вход - значение размера М+,( участка памяти соответствунюцего регистра 19. Умножение на два производится путем соответствующего соединения разрядных шин на выходе вычислителя 16.При работе с 1-ым Форматом в режиме записи производится коммутация соответствующих входов 2 на входы всех групп параллельно работающих накопителей 10-1 щ , Режим записи устанавливается сигналом по входу 26 на всех накопителях 1 б одновременно, Выбор той или ийой группы из накопителей 1 Ощосуществляется блоком 22 в соответствии с Физическим адресом памяти по сигналам, поступающим на входы 25.Каждый из коммутаторов 4 работает таким образом, что при наличии на его первом входе единичного управляющего сигнала на выходе проводится информация с второго входа, в противном случае - с третьего входа, На первые входы всех коммутаторов 4 1-го столбца подается управляющий сигнал с дещифратора 21, соответствующий работе с 1-ым форматом. При этом на выходах всех коммутаторов 4 выбранного столбца имеет место информация с соответствующих Формату данных входов 2.На выходах коммутаторов 4(1+1) столбца находится дважды скопированная информация,с 1-го столбца, иа Работой коммутатора б управляютадресные сигналы с выходов блока 730 причем младшие разряды адреса всегдапоступают на входы накопителей 1- 1 я 4,.а старшие разряды управляютработой коммутаторов б.Например, при работе с нулевым35 форматом информация с выходов накопителей 1 -1выдается на выход 3,1,при этом длийа слова равна 0 разрядов, на выходах дещифратора 21 устанавливаются нулевые значения сиг 40 налов, а при адресации используютсявсе разряды.В соответствии с установленнымадресом на выходах коммутаторов 5 иб нулевого .столбца имеет место счи 5 танное иэ памяти Й-разрядное словоинформации, которое затем посредствомкоммутаторов 5 выдается на выход3 р.При работе с первым Форматом длина слова составляет 2 Р разрядов,.аинформация выдается иа выходы 3 к3,) . На первом выходе дещифратора 21возникает единичный сигнал, которыйпереключает соответствующий коммутатор 5 нулевого столбца таким обра,зом, что на его выход проходит инФормация с выхода нулевого коммутатора б первого столбца. Посколькуколичество параллельно работающихгрупп из накопителей 1-1 и 1 умеиьФ щается вдвое, то и число разрядовадреса уменьщается на единицу. Еслиустановлен старшийформат данййх,то все накопители 1 О"1 и, работаютпараляельио и информация считывает 43 ся иа все выходы 3-Зе ,"8 формула.изобретения Таким образом, считанная информация сначала формируется коммутаторами б в слово заданной длины в соответствии с установленным форматом, а затем коммутируется на соответствующие выходЫ ЭО"Зя 4 коммутаторами 5.Блок 22 ФОрмирует сигналы выборки информации из накопителей 1 в соответствии с заданным форматом данных и адресом памяти. Работой коммутаторов 23 1-ой группы управляет И+1) -й выход дашифратора 21, кото рый задает количество одновременно выбираемых накопителей 10-1 я 4.Работой мультиплексОров 24 той же группы управляет соответствующий старший разряд адреса памяти, причем ,управление мультиплексором 24 нуле-. .вой группы осуществляет старший разрядеСигналы выборки поступают по входам 25 на вторые входы всех коммутаторов 23, которые производят коммутацию их на, выход только при наличии единичного управляющего сигнала с соответствующего выхода дешифратора 21, в противном случае на выход проходит сигнал с мультиплек-. сора 24 одноименной группы.Такйм образом, предлагаемое уст.ройство позволяет, во первых, организовать работу запись и считыва" ние) с одной и той же памятью нескольких абонентов, работающих со словами информации различной длины, при этом перестройка памяти. происходит беэ потери цикла обращения во-вторых еализовать относительную адресацию э пределах каждого Формата и защититьобласти памяти, используемые определенным Форчатом, при работе с другими форматами за счет обхода участков памяти и, в-третьих, организовать динамическое разбиениепамяти,на участки в соответствии сформатами, за счет чего становитсявозможным обращение к одним и тем же областям памяти по различньаа форматам, что значительно расширяет область применения предлагаемого устройства.. Технико-зконсмйческие.преимущества предлагаемого запоминающего устройства Ъаключаются в его более высоких по сравнению с известнж быстродействии и надежности. 1. Запоминающее устройство спеременным форматом данных, содержащее накопители, первые входы которыхобъединены И являются управляющим входом устройства, и первый регистр, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия уст 7678 1 Оройства, в него введены блоки коррекции адреса, матрицы, коммутаторов,блок выборки информации, группы регистров, дешифратор и второй регистр,причем выход первого регистра подклю-чен к первым входам блоков коррекпииадреса; вторые входы которых соединены с первыми входами коммутаторовпервой и второй матриц, одними иэвходов блока выборки информации и вы ходами дешифратора, вход которогоподключен к выходу второго регистра,первый выход каждого блока коррекцииадреса, кроме последнего, соединенс третьим входом последукщего блока 15 коррекции адреса, второй выход ичетвертый вход каждого блока коррекции адреса, кроме первого, подключе"ны соответственно к пятому и шестомувходам предыдущего блока коррекции 2 О адреса, выходы регистров первой ивторой групп соединены соответствен"но с шестыми и седьжмн входами соответствующих .блоков коррекции адреса, первый выход последнего из 25 которых подключен к вторым входамнакопителей, первым входам коммутаторов третьей матрицы и другому вхо"ду блока выборки информации, вторыевходы ксеааутатороэ каждого столбца, ЗОкроме первого, перэой матрицы соединены с выходами коммутаторов преды"дущего столбца первой матрицы, выходы коммутаторов последнего столб-,ца первой матрицы подключены к треть=-им входам накопителей, вторые входЫкоммутаторов каждого столбца, кромепоследнего, второй матрицы и вторыеи третьи входы коммутаторов каждогостолбца, кроме последнего, третьейматрицы соединены с выходами коммутаторов .последующего столбца третьейматрицы третьи входы одних из коммутаторов каждоо столбца второй матрицы подключены к выходам коммутаторов соответствующей строки преды дущего столбца второй матрицы,.атретьи входы других коммутаторовкаждого столбца второй матрицы - квыходам коммутаторов соответствующего столбца трет ей матрицы, вто рые и третьи входы коммутаторов последнего столбца третьей матрицы соединены с выходами накопителей, вы.ходы однихиз накопителей соединеныс вторымн входами коммутаторов пос.леднего столбца второй матрицы, выходы которых являются одними иэвыходов устройства, выходы других накопителей являются, другими выходамиустройства, четвертые входы накопиф телей соедйиены с выходами блока выборки информации, управляющие входЫкоторого являются входами выборкиустройстэа, информационными входамикоторого являются вторйе входы коюсу таторов первого столбца первой мат-, 987678 12рицыи третьи входы коммутаторов первой матрицы.2. Устройство по п. 1, о т л ич а ю щ е е с я тем,что каждый блок коррекции адреса содержит сумматоры по .модулю два,коммутаторы,вычитатели, шифратор и умножитель, причем выход первого сумматора по модулю два под" ключен к первому входу первого коммутатора, выход которого соединен е первым входом первого вычитателя, . 10 выходы которого подключены соответственно к первому входу второго ком- , мутатора и первому входу умножителя, второй вход которого соединей с выходом второго сумматора по модулю 15 два, вход которого подключен к выходу второго коммутатора, второй вход которого соединен с выходом шифратора, входы третьего сумматора по модулю два подключены соответст О венно к выходу первого коммутатора и выходу умножителя, а выход явля-.ется первым выходом блока, входами которого с первого по четвертый являются первый вход первого сумматора 25 по модулю два,о второй и третийвходыпервого коммутатора и второй вход первого сумматора по модулю два, вход шифратора подключен к первому входу второго вычитателя и яв- ЗО ляется входом блока, шестым входом которого является второй вход второго коммутатора, третий вход умножителя являетсяседьмом входом блокаи соединен с вторым входом второговычитателя, выход которого являетсявторым выходом блока.3. Устройство по пп. 1 и 2, о т"л и ч а ю щ е е с я тем, что блоквыборки информации содержит группыкоммутаторов и мультиплексорбв почислу накопителей, причем первые входы коммутаторов каждой группы объединены и являются одними из входовблока, первые входы мульиплексоровгрупп являются другим входом блока,второй вход мультиплексора первойгруппы и вторые входы коммутаторовгрупп являются управляющими входамиблока, первый и второй выходы муль- /типлексоров каждой группы подключенык третьим входам соответствующихкоммутаторов одноименной группы, выходы коммутаторов каждой группы, кроме последней, соединены с входамисоответствующих мультиплексоров последующей группы, выходы коммутаторов последней группы являются выхоДами блока,Источники информации,принятые во внимание при зкспертизе1. Патент Великобритании М 1524135,кл. 6 4 Сопублик. 1978.2. Патент США 9 4092728,кл, 0 06 Г 3/00, опублик. 1976