Устройство для контроля блоков памяти

(43) Опубликовано 2 5.08.7 45189/24 11 С 29/О Гаеударстненнвй немнтет 6 еввта Мнннетреа СЮС ре делам нвеервтеннй н аткрмтнй( 54) ОИСТВО ДЛЯ КОНТРОЛЯ БЛОК ПАМЯТИ бласти вычисть пспольэовах с исправнтроля блоормирования садни оши фдрес, р, ф б- ЖНаиболее близким к изобретению является устройство предназначенное для контро- И) ля и комплектования одноразрядных блоков памяти с дефектами для построения полнораэрядного блока памяти с исправлением ошибок, содержащее блом анализа; соединенный с блоком сравнения и с блоком регистраб иии, два блока памяти, первые входы которь 1 Х соединены с блоком регистрации, второй вход первого блока памяти - с блоком сравнении второй вход второго блока памяти - с перблоком памяти, адресный вход первого 20памяти - с адресным входом провео блока памяти и с формирователемов, блок управления, соединенный с р ряемым блоком памяти, с блоком сравнения и с формирователем адоесов 21. 25 Если гденю для первом бл ннформаа раемого к памяти. В блоке пам реборе все считываетс Изобретение относится к о лительной техники и может бь вано в,запоминающих устройс левием ошибок.Известно устройство для к ков памяти, содержащее блок а а блок с авнения блок В этом устройстве информация об ошибках по адресам проверяемого блока памяти и всех блоков памяти, ранее подобранных для данного комплекта полноразрядного блока памяти, хранится в первом блоке памиан. В случае, если проверяемый блок памяти подходит для подбираемого комплекта полноразридного блока памяти по йоианаку несовпадения адресов ячеек, содержащйх де фекты во всех проверенных блоках памяти подбираемого комплекта, то инфор)мания об о ибках по адресам подбираемого комплек та яз первого блока памяти считывается и записывается во второй блок памяти по всем адресам. же проверяемый блок памяти неподбираемого комплекта, то в оке памяти произойдет исхажение и об ошибках по адресам подбиомплекта полнораэрядного блока осстановление информации в первом яти происходит при повторном пек адресов. При етом информация я лз второго блока памяти и за 570110писывается в первый блок памяти по всемадресам,Недостатками этого устройства являются,сложность контроля и большов время комплектования полнорвзрядных блоков памяти с де- бфектвми,Цель изобретения - повышение быстродействия и надежности увтройства.Достигается это тем, что в устройстводля контроля блоков памяти, содержащее 10блок сравнения, блок анализа, блок регистрации, блок формирования адресов и два блока памяти, введен элемен И, один вход которого соединен с выходом второгоблокапамяти, а другой вход и управляющий вход 10формирователя адресов - с выходом блокасравнения, вьход элемента И подключен кдополнительному входу блока регистрации,Нв чертеже представлена блок-схема устройствв для контроля блоков памяти. 20Устройство для контроля блоков памятисодержит блок сравнения 1, блок анализа 2,блок регистрации 3, формичователь адресов4, первый блок памяти 5, второй блок памяти 6, элемент И 7. 25Перед началом контроля проверяемых блоков памяти во второй блок памяти 6 предва-рительно заьисываются О по всем адресам, после чего формирователь адресов 4устанавливается в ОЦепи предввритель 30ного обнуления второго блока памяти 6 и формирователь адресов 4 условно не показаны.При пропуске устройства формировательандресов 4 вырабатывает сигналы, обеспечиввмщие перебор всех адресов, проверяемого блока памяти, первого и второго блоковпамяти 5 н 8, Блок сравнения 1 при рервомпересчете адресов формирует на числовыхшинах записи импульсы числа, соответствуюнше записи "1" и О" по каждому адресу 10проверяемого блока памяти, При э.ом с блока регистввции 3 по управляемому входупервого и второго блоков, памяти 5 и ь,формируется сигнал, приводящий к считыванию информации иэ второго блока памя бти 6 и записи в первый блок памяти 5 сигнала, поступающего с выхода блока сравнения 1, В случае отсутствия ошибки в проверяемом блоке памяти по какому-либо адресу на выходе блока сравнения будет сигнал 0Оф и в первый блок памяти 5 записываетлО, а прн возникновении ошибки пс этомуадресу соответственно записывается ф 1,Сигнал с блока сравнения 1 поступаетнв блок анализа 2, который вырабатывает Мсигнал, возбуждающий блок регистрации 3,если число ошибок превышает заданное число . (допустимое число ошибок на каждыМблок памяти. Блок регистрации 3 прекращает при этом формирование управляющих сигналов первого и второго блоков памяти5 и 6, при этом проверяемый блок памяти считается " не годным". Одновременно сигнал с блока сравнения 1 поступает нв первыйуправляющий вход элемента И 7, на второйуправляющий вход которого поступает сигнал, считанный из второго блока памяти 6по тому же адресу, что и из проверяемогоблока памяти. Если при этом из второгоблока памяти 6 считывается фОф, что соответствует отсутствию ошибок по этому вдресу в ранее проверенных одноразрядных блоках памяти, то сигнал с выхода элементаИ 7 не возбуждает блок регистрации 3,Если же считывается ф 1", что означаетналичие г пибки по этому адресу в одном иэпроверенных ранее одноразрядны блоковпамяти, зо при йаличии ошибки в проверяемом блоке памяти на выходе блока сравнения 1 возбуждается элемент И 7, которыйвозбуждает блок регистрации 3, и проверяемый одноразрядный блок памяти считается"не годным для двнноГо комплекта, при етомпрекращается формирование блоком регистрации 3 управляющих сигналов считывания, длявторого блока памяти 6 и записи в первыйблок памяти 5.Если проверяемый блок памяти годен,то при повторном переборе адресов блок регистрации 3 формирует управляющий сигнал,приводящий к считыванию информации из первого блоке памяти 5 и записи этой информв.ции во второй блок памяти 6, так как числовая шина записи второго блока памяти 6соединена а выходом первого блока памяти5. Сигнал с блока сравнения 1 управляетработой формирователя адресов 4, обеспечивая запись информации во второй блок памяти 6 нэ первого блока памяти 5 только потем адресам, по которым в проверяемомблоке памяти была ошибка, т,е, когда имеется сигнал "1 ф на выходе блока сравнения 1,Предлагаемое устройство для контроляблока памяти выгодно отличается от известных, так квк позволяет упростить схему иуменьшить время контроля и комплектованияполнорвзрядных блоков памяти иэ одноразрядных блоков памяти с дефектами за счетисключения цикла восствнрвления по всемадресам информации о дефектах в первомблоке памяти в случае еспн проверяемыйблок памяти окажется фне годным" для двн.ного полнорвэрядного комплекта,Формула изобретенияУстройство для контроля блоков памяти,.содержащее последовательно соединенные570110 Составитель Г, Мамджянехред Н. Бабурка Корректор Редактор Е, Гонч атрушева Заказ 3064/45 ЦНИИПИ Госуда 11 З 0 З 5, Миал ППП "Патент", г, Ужгород, ул. Проектная, 4 блоки сравнения, анализа и регистрации, выхоц блока сравнения подключен к информационному входь первого блока памяти, выход которого соединен с информационнымивходами второго блока памяти, адресныевходы блоков памяти соединены с соответствующими выходами формирователя адресов,о т л и ч а ю ш е е с я тем, что, с цельюповышения быстродействия и надежностиустройства, оно содержит элемент И, один щовход которого соединен с выходом второго . 6блока памяти, а другой вход и управляющий вход формирователя адресов - с выходом блока сравнения, выход элементе И подключен к дополнительному входу блока регистрации,Источники информации, принятые во внимание при экспертизе;1. Авторское свидетельство СССР М 341087, кл, (Ь 11 С 29/00, 1968.2. Лвторское свидетельство СССР Ж 504250, кл. О Об Г, 1975. Подписное Совета Министров СССРкая наб., д, 4/5