Вычислительное устройство

, 143096 9) 1)4 Г, 06 ЕННЫЙ НО ЭОБРЕТЕН ЕТ СССРОТКРЫТИИ ГОСУ ПОД(57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных системахв которых используется конвейернаяобработка, Цель изобретения - повышение быстродействия вычислительногоустройства. Вычислительное устройствосодержит и процессоров 1, л регистров2, и триггеров 3, н дешифраторов 4,блок 5 буферной памяти, блок 6 приоритета, информационный вход-выход 7,информационный выход 8, унравлявщийвыход 9, синхровходы 10-15, вход 16начальной установки. 3 табл. 12 ил.дом блокировки распределителя импульсов, выход регистра переходов соединен с первым информационным входом схемы сравени, выход регистра мас ки соединен с вторым информационным входом схемы сравнения, информационный вход регистра маски соединен с выходом поля маски регистра микрокоманд, входы установки в "1" регистра 1 О переходов соединены с входами инициализации операции х-го процессора, выходы полей признака передачи и признака приема данных регистра микро- команд соединены соответственно с од ноименными выходами х-го процессора, выходы поля адреса внешней памяти и поля управления внешней памяти регистра микрокоманд соединены соответственно с информационными входами вто рого и третьего буферных. регистров с трехстабильными выходами, выходы которых соединены соответственно с вторым .и третьим информационными выходами -го процессора, выходы поля внеш них управляющих сигналов регистра мик рокоманд соединены с выходами инициализации операций -го процессора, второй информационный вход и управляяций вход. мультиплексора начальной Зо установки, второй вход элемента ИПИ, первые синхровходы блока памяти микрокоманд и регистра микрокоманд и второй информационный вход регистрапереходов соединены с входами начальной установки х-го процессора, синхро"входы -го процессора соединены ссинхровходами распределителя импульсов, с первого по восемнадцатый выходы которого соединены соответственнос вторым синхровходом регистра микрокоманд, синхровходом адресного регистра блока памяти микрокоманд, спервым синкровходом регистра переходов, с синхровходом регистра маски, свходами управления третьим состоянием адресного регистра блока памятипереходов и шифратора, с синхровходом блока памяти переходов, с входомуправления третьим состоянием адресного регистра блока памяти микрокоманд, с вторым синхровходом блока памяти микрокоманд, с синхровходом блока памяти констант, с входом управления третьим состоянием первого буферного регистра с трехстабильными выходами, с синхровходами адресного регистра блока памяти переходов и операционного блока, с входами управления третьим состоянием первого и второго мультиплексоров перестановкибайтов, с синхровходом первого буферного регистра и синхровходами второго и третьего буферных регистров стрехстабильными выходами и с вторымсинхровходом регистра переходов.СЮ 8 ход 10 СЮ 2 8 ход О СИЯ Вход 2 048 СИб Сдб 8 ход ЫХО ццф кл х Передка МККОИ 66 Л.37, 8 ьХО даграГаака5 неанцх упра 5- ацацхсцгналад Йрвйча адреса ФИЮУЫлУЮ Всеоб оюза д 0, ЬПОЛНВЯ операции, за- пцсь резульва ва 50 5 неаноц приеюнж даХ 8,48 ВИХОР дл УР ВьаОдЬ 7 Я, 7 Р Юл,4 б, Й/ход ГЯ1430962 Исеть запрос МОРМрабогкиСОИЛА, 1 пУОРОГЙРЯцс,йь Р 8/2) Чеченце сймйла иу РВБ 1(аепн 7, ЯЯ, еелеиенпы Г/, н. деабление МВРйсхааитростиг тЮда Юеаищюаора 4 оа 1 операнОО Запрос к Пц,бХ на МИГ цкенцд цз паийпа ЭВМ аперанаа ДЕЛД ЛЯ. алраск 4 4нв ИКАР ислюеню операци Дель ЛИ. РИ ЛИО КО ЮадНОЕРО- о РУГА йэие Кд ЩиКСУоа ююйюейке ббО (цепи 23-20бЛ 27 ЮОЮоГЪ енеундае еб цепи Я-Л, Рбlл, ЯИ). ШдЮ Ю 7 редь обыйу И 7 Юи ГУб Уг, Лг/ Формиро ание признака гапюсви операкицФиксцро 5 цни 0 Ячюе ИТ ЙРли Уаб 2 71,борморо аде фйзиВскОВО од Реса я 7 Г 1 уки лаиюпи ЭВ т цела гЗ-ЛЯ/2 гИ 1 Резедас ОузоЮСКОЯО 00 РВСО 8 ЬИаепи МЯ, 10 Я, 1 В(2, юененщьИзобретение относится к вычислительной технике и может быть использовано в вычислительных системах, вкоторых используется конвейерная обработка.Цель изобретения - повышение быстродействия вычислительного устройства.На фиг. 1 показана структурная 10схема вычислительного устройства; нафиг. 2 - структурная схема процессора;.на фиг. 3 - функциональная схемаблока приоритета; на фиг. 4 - функциональная схема операционного блока 15на базе микросхем 1804 ВС 1; на фиг.5 пример временной диаграммы обработкив одном процессорном блоке текущеймикрокоманды Б; на фиг, 6-11 - примеры алгоритмов обработки в процессорах предлагаемого вичислительногоустройства символов операторов языкавысокого уровня ВТР; на фиг, 12 - пример временной диаграммы совмещенияразных этапов обработки символов в 25.вычислительном устройстве, состоящемиз четырех процессоров.На фиг. 3-12 приняты следующиеусловные обозначения: мкком - микрокоманда; бл - блок; вых - выход; 30ПцБ- х-й процессор 1; Ргйх - регистр 30 переходов; ВС 2- -й регистр 2; ПЗУ Пх - блок 39 памяти переходов 39", ББП 5 - блок 5 буферной памяти; КОП - код опеРатоРа; КА - признак косвенной адресации; мкпр - мик-,ропрограмма; р - разряд; С, К 1, ХУ - процедура обработки сймволов,3где- порядковый номер символа.На фиг. 5 штриховкой обозначены 40интервалы времени, когда информацияна выходе блока недостоверна,На фиг. 12 штриховкой обозначеныинтервалы времени, когда процессоры незаняты обработкой информации. 45Вычислительное устройство (фиг,1)содержит и процессоров 1, и регистров2, и триггеров 3, и дешифраторов 4,блок 5 буферной, памяти, блок б приоритета, информационные входы-выходы7, адресные выходы 8, управляющие выходы 9, входы 10-15 синхроимпульсов отгенератора частоты, входы 16 начальной,установки, первый информационныйвход 17 процессора, первый 18 и второй 19 входы блокировки процессора,выход 20 признака передачи данныхпроцессора, выход 21 и признаки приема данных процессора, первый информационный выход 22 процессора, информационный вход-выход 23 процессора, второй 24 и третий 25 информационные выходы процессора, вход 26 и выход 27 первого блока приоритета, вход 28 и выход 29 инициализации операций,Процессор(фиг, 2) содержит регистр 30 переходов, выполненный на ВБ-триггерах с отдельными синхровходами для установки по Б- и В-входам, регистр 31 маски,схему 32 сравнения, блок 33 приоритета, шифратор 34., операционный блок 35, блок 36 памяти микрокоманд, регистр 37 микрокоманд, адресный регистр 38 блока памяти микрокоманд, блок 39 памяти перехода, адресный регистр 40 блок памяти переходов, элемент 2 И-ЗИЛИ 41, блок 42 памяти констант, первый буферный регистр 48 с трехстабильным выходом, мультиплексор 44 исходных данных, два мультиплексора 45 и 46 перестановки, распределитель 47 импульсов, мультиплексор 48 начальной установки, элемент ИЛИ 49, второй 50 и третий 51 буферные регистры с трехстабильными выходами, поля регистра 37 микрокоманд, содержащие соответственно: поле 52 - адрес блока 5 буферной памяти или номер блока памяти ЭВМ, поле 53 - управляющие разряды блока 5 буферной памяти или памяти ЗВМ, поле 54 - код управления записью в -й регистр 2, поле 55 - код управления чтением из (-1)го регистра 2, поле 56 - код запроса на обращение к блоку 5 буферной памяти, поле 57 - внешние управляющие сигналы, поле 58 - . код маски, поле 59 - код управления внутренними узлами процессора 1, поле 60 - код адреса следующей микрокоманды. Синхросигналы с выходов распределителя 47 импульсов подключены к соответствующим синхровходам про- , цессора 1 по цепям 61-78. На фиг. 2 также обозначены первый информационный вход 79, йнформационный выход 80, второй информационный вход 81 и управляющий вход 82 операционного блока, вход 83 и выход 84 второго блока приоритета.Распределитель 47 импульсов представляет собой блок управляемых элементов И, первые входы которых соединены с входами 10-15 синхроимпульсов от генератора частоты, вторые входы соединены с соответствующими выхода-35, Раушская Подписита СССРтий Ужгород, ул. Проектная,143096 Номера выходов 10 Входы Наимено- Номер вхованне дасигнала е61, 78 62, 63, 6465, 66, 67 20 68, 69 СИ 2 СИЗ 12 13 СИ 4 14 70, 71, 7725 72, 76 15 ми поля 59 регистра 37 микрокоманд 37, а выходы соединены с соответствующими синхровходами процессора 1.Соответствующие между входными и выходными сигналами распределителя 47 импульсов представлено в табл, 1,Таблица 1 Операционный блок 35 (фиг, 4) содержит К микропроцессорных элементов где К=Р/Ц, Р - количество разрядов 30 информационного слова, принятого в процессоре, ч, - количество информационных разрядов одного микропроцессорного элемента. Например, в предлагаемом процессоре можно использовать микропроцессоры 1804 ВС 1, гоказанные на фиг. 4, для которых Я=4, и, следовательно, К=Р/4. Вычислительное устройство работает следующим образом. Отдельный процессор 11 представляет собой вычислитель с автономным микропрограммным управлением, выполняющий универсальный набор микроопераций над информационны 45 ми словами и полусловами. В конкретной системе каждый процессор 1 выполняет определенный набор микропрограмм, хранящихся в блоке 36 памяти микро- команд. Выполнение любой микрокоманды в процессоре 1 производится за одинаковый период времени, называемый микроцнклом. В течение одного микроцикла выполняются следующие процедуры: реализация текущей микрокоманды Б, находящейся на регистре 37 микрокоманд, в исполнительной части процессора 1, формирование адреса следующей микрокоманды М и выборка 24микрокоманцы М из блока 36 памятимикрокоманд,Реализация текущей микрокомандыИ состоит в следующем. Под управлением соответствующих полей регистра 37микрокоманд производится чтение опе"рандов из блока 42 памяти константнли нз буферного регистра 43, или извнутренней памяти огерационного блока35, или из внешних источников но цепям 7 илн 23.(т,е, по первому информационному входу процессора или поинформационному входу-выходу процессора). Выполняется заданная операцияоперационньм блоком 35 и результатоперации засылается в один нли несколько иэ следующих приемников: вовнутреннюю память операционного блока35, через мультиплексор 45 перестанов"кн байтов и мультиплексор 44 исходныхданных в буферный регистр 43 или в адресный регистр 40 блока памяти переходов, через мультиплексор 46 перестановки байтов во внешние приемникипо цепям (информационному входуф выходу процессора) 23.Формирование адреса микрокомандыМ может выполняться следующими способами. Если микрокоманда М безуслов-ная, то ее адрес засылается в адресный регистр 38 блока памяти микрокоманд из регистра 37 микрокоманд и внужный момент поступает с выходов адресного регистра 38 блока памяти микрокоманд через мультиплексор 48 начальной установки на адресные входы .блока 36 памяти микрокоманд,Если необходимо вызвать новую мик"ропрограмму, то производится обращение к блоку 39 памяти переходов, вкоторой хранятся адреса первых мщрокоманд всех микропрограмм, выполняемых данным процессором 1. В этом слу"чае на адресные входы блока 36 памяти микрокоманд поступает код не с адресного регистра 38 блока памятимикрокоманд, а с выходов блока 39памяти переходов через мультиплексор48 начальной установкиВыполнение новой микропрограммыможно инициировать как внутри данногопроцессора 1, задавая код на адресных входах блока 39 памяти переходовчерез адресный регистр 40 блока памяти переходов, так н иэ других процессоров 1 посредством установки в"1" определенных разрядов регистра30 переходов по цепям (входу иници 1430962алиэации операций) 28, В первом слу-,чае код адреса блока памяти переходов либо заранее вычисляется в данномпроцессоре 1, либо может быть получениз внешнего источника по цепи (входу выходу процессора) 23. Тогда он хранится на адресном регистре 40 блокапамяти переходов до момента обращенияк блоку 39 памяти переходов. Во вто-. 10ром случае код адреса блока 39 памяти переходов формируется схемой 32сравнения, блоком 33 приоритета и шифратором 34 как результат опроса состояния регистра 30 переходов и регистра 31 маски, который производитсяв последней микрокоманде текущей микропрограммы, одновременно с работойее исполнительной части. Таким образом, в следующем микроцикле работы 2 Опроцессора 1 выполняется первая микрокоманда новой микропрограммы. Приэтом гасится по В-входу соответствущций разряд регистра 30 переходов,Если в момент опроса регистра 30 25переходов имеется несколько внешнихзапросов, то первым удовлетворяетсятот из них, который имеет старшийприоритет (блок 33 приоритета, вход83 и выход 84 второго блока приоритета, т.е, цепи 83 и 84). Приоритетный номер присваивается микропрограмме и соответствующему разряду ре- .гистра 30 переходов в зависимостиот конкретного содержания микропрограммы, Каждая микропрограмма является непрерывной. Жесткая очередность удовлетворения запросов можетрегулироваться кодом регистра 31 маски, который засылается туда из поля 4058 регистра 37 микрокоманд. Если вмомент опроса регистра 30 переходоввнешние запросы отсутствуют, то процессор 1 переходит в режим ожидания,опрашивая регистр 30 переходов в каждом микроцикле,В пусковом режиме начальная уста"новка всех процессоров 1 производится следующим образом, По входам 16начальной установки во все процессо Оры 1 поступает адрес пусковой микрокоманды на адресные входы блоков 36памяти микрокоманд через вторые входы данных мультиплексора 48 начальной установки, в результате чего раз- БВрешается чтение микрокоманды из бло-;ка Эб памяти микрокоманд и работараспределителя 47 импульсов, черезэлемент ИЛИ 49 поступают синхросигкалы на вторые С-входы блока 36 памяти микрокоманд и регистра 37 микрокоманд, в результате чего устанавливается в "1" разряд регистра 30 переходов, соответствующий коду адреса первой микрокоманды вызываемой микропрограммы. Одновременно на входы 10-15 начинают поступать синхроимпульсы от генератора частоты, Сигналы со входов 16 начальной установки снимаются, когда пусковая микрокоманда переписана на регистр 37 микро- команд, При этом мультиплексор 48 начальной установки переключается на прием информации по первым входам данных. Пусковая микрокоманда опрашивает регистр 30 переходов и через схему 32 сравнения, блок 33 приоритета, шифратор 34 и блок 39 памяти переходов.формирует адрес первой микрокоманды вызываемой микропрограммы, который поступаетна адресные входы блока 36 памяти микрокоманд через первые входы данных мультиплексора 48 начальной установки. Затем производится чтение из блока 36 памяти микрокоманд и запись микрокоманды на регистр Э 7 ьщкрокоманд.Время выполнения одной микрокоманды микроцикл) определяется с одной. стороны как Т= 1+11,где 71 - суммарное время задержки работы комбинационных схем исполнительной части процессо"ра 1, т,е, схем, формирующихоперанды и выполняющих заданную операцию;С 1 - длительность стробирующегоимпульса для записи результата,с другой стороныТ -2+3где2 - время формирования адреса следующей микрокоманды;3 - время задержки чтения следующей микрокоманды. С целью повьппения быстродействия процессора 1 соблюдается условие: Т Т,Обмен оперативной информацией между процессорами 1 может происходить как в конвейерном режиме, через регистры 2 под управлением триггеров 3 и дешифраторов 4, так и через блок 514309 б 2 Таблица 2 9 вы- Входной код Функция выходного Рабочие Примечание хода сигнала цепи 3, 2 1 Нет запросов О О О О О 1 О Удовлет воряет сязапрос на запись.ВО 2 свободен. Разрешение записи Ч-входв В 02. Установка ВО 2; 1 в "1" триггер 3. входТгЗ О 1 О Комбинация невозможна. Комбинация невозможна,О 1 1 Нет запросов. 1 О О 1 ,О 1 Останов -го про- Цепь Запрос на эаписьтцессора (вход) В 02 занят,18 1 1 О Установка в "О"триггера 3 Удовлетворяетсязапрос на чтение.Б 02 занят,К-входТгЗ Установка в "Отриггера 3. Останов -го процессора 1 1 1 К-входТгЗ,Цепь(вход)19 Одновременные запросы на запись ичтение, ВО 2 занят, Удовлетворяется запрос начтение. буферное памяти под управлением блока6 приоритета. Конвейерная передачаинформации используется в наиболеесрочных процедурах, когда нужно исключить задержку, вносимую передачейчерез блок 5 буферной памяти. Информация, которую нужно передать из д-гопроцессора 1 в (х+1)-й процессор 1,поступает с выходов х-го процессора 101 по цепям 22 (т,е, по первому информационному выходу процессора) на ин-формационные входы х-го регистра 2,а (+1)-й процессор 1 считывает ее с,выходов регистра 2 на свои информаци оиные входы по цепям (первому информационному входу процессора) 17, Управление конвейерной передачей информации иэ -го процессора 1 в (+1)-йпроцессор 1 осуществляют х-й триггер 20 3 и х-й дешифратор 4, На первый вход-го дешифратора 4 поступает сигналзаписи информации в -й регистр 2 иэх-го процессора 1 (цепь (выход) 20).На второй вход -го дешифратора 4 поступает из (+1)-го процессора 1 сиг.нал чтения информации, записанной вх-ом регистре 2 (цепь (выход) 21).Натретий вход -го дешифратора 4 поступает сигнал с выхода -го триггера3. Единичное состояние ("1") готриггера 3 соответствует наличию инФормации в 1-ом регистре 2, нулевоесостояние ("О") - отсутствию информации. Соответствие между входными кодамн х-го дешифратора 4 и функций его выходных сигналов приведено в табл.2.На выходах 2 и 3 сигналы не вырабатываются, поскольку невозможен запрос на чтение информации иэ (х+1)-гопроцессора 1, если перед этим не было записи информации в -й регистр 2из -го процессорного блока 1, таккак чтение реализуется микропрограммой (+1)-го процессорного блока 1,включение которой инициируется -омпроцессором 1 после. того, как произведена запись в регистр 2,Сигналы останова текуцей микропрограммы в -ом процессоре 1 поступаютпо цепям (входам) 18 и 19 на входыэлемента 2 И-ЗИЛИ 41, с выхода которого они передаются через элемент ИЛИ49 на управляющие входы бпока Зб памяти микрокоманд и распределителя 47импульсов как сигналы запрета чтенияследующей микрокоманды.Через блок 5 буферной памяти, ккоторому может обращаться любой процессор 1 (буферные регистры 50 и 51и цепи 24-26), производится обмен.оперативной информацией, не требующейсрочной передачи, по цепям (информационному входу-выходу. процессора) 23.При этом очередность удовлетворениязапросов устанавливается блоком бприоритета, Приоритетные номера присваиваются процессором 1 в зависимости от срочности выполняемых ими процедур в конкретной системе. Первыйномер имеет старший приоритет.Блок 6 приоритета передает по цепи(выходу) 27 на управляющий вход соответствующего процессора 1 сигнал разрешения удовлетворения запроса из числа поступивших в данный момент по це-пям (входу) 26 и имеющего старшийприоритет. При этом в данном процессоре 1 разрешается продолжение выполнения текущей микропрограмм. Еслизапрос х-го процессора 1 не удовлетворяется, то по цепи (выходу) 27 поступает на его вход сигнал остановатекущей микропрограммы до тех пор,пока запрос не будет удовлетворен,Сигналы разрешения и останова микропрограммы поступают по цепи (выходу)27 через элементы 2 И-ЗИЛИ 41 и ИЛИ49 на управляющие входы блока 36 памяти микрокоманд и распределителя 47импульсов.55Если процессор с номером К записал в блок 5 буферной памяти информацию, которая должна быть обработана спомощью определенной микропрограммыУУ Характеристика Содержимое симвопп символа ла Код оператора 1 2 Код оператораИндентификаторадреса операнда Код идентификатора 3 Операнд 4 Операция Код операнда Код операции 5 Идентификатор Код идентификаадреса операнда тора в процессоре с номером М, то он вырабатывает сигнал на управляющим выходе 29, который поступает по цепи (входу) 28 на конкретный вход регистра 30 переходов процессора (номер М) в качестве запроса на включение соответствующей микропрограммыРабота вычислительного устройства поясняется на примере обработки символов оператора языка высокого уров" ня ВП (Фиг, 6-11). Под символом здесь и в дальнейшем понимается минимальная единица командной информации в языке БТР. Для обеспечения требуемого быстродействия вычислительного устройства принято п=4.В табл, 3 приведена форма представления символов оператора языка ВГР, поступающих в вычислительное устройство иэ памяти ЭВМ. Каждый символ имеет два поля: первое содержит ха" рактеристику символа, второе - код символа. Первым символом оператора всегда является код оператора. Далее.следует набор операндов и операций, представленных в польской записи. Операнд либо записан непосредственно в символе, либо хранится в ячейке памяти ЭВМ. В последнем случае символ содержит идентификатор адреса операнда, из которого Формируется физический адрес ячейки памяти ЭВМ путем сложения с содержимым базового и индексного регистров, указанных в характеристике символа, Если в характеристике символа имеется признак косвенной адресации, то адресуемая ячейка памяти ЭВМ содержит в свою очередь адрес ячейки памяти ЭВМ в которой находится операнд, В этом случае для получения операнда выполняются два обращения к памяти ЭВМ.Табли:ца 3Продолжение табл.3 2 1 2 Код операции Операция Признак концаоператора 10 На фиг. 6 показан алгоритм работы любого процессора в составе вычислительного устройства, Возможнь; следу ющие режимы его работы:Пусковой режим, в котором производится начальная установка и включа"ется опрос регистра 30 переходов, Если при пуске вычислительного устройства требуется вызвать в данном процессоре определенную микропрограмму, то в этом режиме устанавливается в "1" соответствующий разряд регистра 30 переходов, 25Режим анализа запросов в регистре.30 переходов, который при отсутствии запросов является режимом ожидания, а при наличии запросов включает выполнение микропрограммы, запрос имеет старший приоритетный номер;Режим обработки символа, в котором выполняется вызванная микропрограмма обработки символа. В процессе ее выполнения могут.инициироваться другие микропрограммы в любых процессорах. Это осуществляется с помощью выдачи сигналов запросов по цепям (выход) 29. По окончании микропрограммы всегда включается режим анализа запросов в регистре 30 переходов.Функции обработки символов оператора языка ВТР распределены между процессорами следующим образом. Первый процессор осуществляет прием сим-, волов из памяти ЭВМ и их предварительный анализ с целью корректировки работы вычислительного устройства в конвейерном режиме в момент перехода от обработки последних символов предыдущего оператора к обработке пер 50 вого символа следующего оператора. Второй процессор осуществляет анализ характеристик символа и подготовку его к исполнительной процедуре до момента обращения к памяти ЭВМ, Третий процесс реализует все запросы к памяти ЭВМ на чтение операндов и символов операторов и запись результатов в память ЭВМ,Четвертый процессор осуществляет прием и обработку операндовиз памяти ЭВМ и адресов операндов прикосвенной адресации, а также выполняет подготовленные операции.На фиг, 7 показана блок-схема алгоритма взаимодействия процессоров впусковом режиме, Третий процессор инициирует чтение из памяти ЭВМ первогосимвола оператора, а в дальнейшеминициирует чтение текуших символов.Остальные процессоря ожидают приходаинформации,На фиг. 8- 11 показаны блок-схемыалгоритмов работы процессоров при обработке символов языка ВТР, Если процессор выполняет несколько видов обработки символов, то для каждого видаобработки указан приоритетный номер.Первый процессор включается в работу, когда первый символ операторасчитан из памяти ЭВМ, Затем он иници-,ирует работу второго процессора, асам переходит в режим ожидания слефдующего символа.В свою очередь второй процессорпосле обработки очередного символалибо инициирует работу третьего процессора, если необходимо обратитьсяк памяти ЭВМ, либо работу четвертогопроцессора, если операция полностьюподготовлена и может быть выполнена,либо не инициирует работу процессоров, если обработка символа полностьюзавершена микропрограммой второгопроцессора,Третий процессор не инициируетработу других процессоров, так какобработка текущего символа, требующего обращения к памяти ЭВМ, прерывается на время чтения иэ памяти ЭВМ,Четвертый процессор возобновляетобработку символа после прихода слова из памяти ЭВМ,либс выполняет заданную операцию, если для нее подготовлены все исходны е данные.Таким образом, при постоянном поступлении символов оператора иэ памяти ЭВМ процессоры осуществляют ихобработку в конвейерном режиме, пользуясь для срочных передач информациирегистрами 2 с соответствующими цепями управления, а для передач информации, требующих временной буферизации, используется блок 5 буфернойпамяти, Четвертый процессор всегдаработает с информацией, требующейвременной буферизации, поэтому он неиспользует средств конвейерной передачи.Через блок 5 буферной памяти выполняется .также обмен информацией,направление передачи которой не совпадает с направлением конвейерной передачи, например, из четвертого нро-,цессора в третий (при обращении к па,мяти ЗВМ) или из четвертого процессор ного блока в первый или второй процессор (при передяче условия ветвления вычислительного процесса),Инициирование выполнения микропрограммы в процессорах при передаче 15информации как в конвейерном режиме,так и через блок 5 буферной памятиосуществляется с помощью внешних управляющих сигналов (цепи (выход) 29)и аппаратуры, реализующей микропрограммные переходы (входы 28, регистры 30 и 31, схема 32 сравнения, блок33 приоритета, шифратор 34 и блок 39памяти переходов).Вышеописанный пример обработки в 25предлагаемом вычислительном устройстве символов операторов языка БНпоказывает, что введение возможности произвольного обмена информациеймежду процессора через блок 5 буферной гамяти и тем самым асинхронноговзаимодействия между ними, позволяетувеличить быстродействие предлагаемого вычислительного устройства и свести к минимуму непроизводительную работу отдельных процессоров за счет того, что в те временные интервалы,когда какие-либо процессоры не заняты срочной обработкой информации вконвейерном режиме, они выполняют менее срочные вычислительные процедуры в соответствии с приоритетныминомерами, присвоенными им при конкретном применении вычислительногоустройства. 45На Фиг. 12 показан пример временной диаграммы выполнения ряда вычислительных процедур в вычислительномустройстве при ц=4. Здесь процедурыС 1 и С 4 требуют обработки информацииво всех процессорах, С 2 - в первом ивтором процессорах, СЗ - в первомпроцессоре, Х - во втором и третьемпроцессорах, У - в третьем и четвертом процессорах. При жесткой конвейерной обработке информации все процедуры должны были бы выполняться строго последовательно, При этом интервалы времени, в которые процессоры не заняты обработкой информации, существенно возрастают,Формула изобретенияВычислительное устройство, содержащее и процессоров (и ) 1, где и - максимальное количество совмещенных операций), п регистров, и триггеров, ц дешифраторов причем информационный вход -го регистра (=2, п) соединен с первым информационным выходом х-го процессора, а информационный выход х-го регистра соединен с информационным входом (х+1)-го процессора, первый выход х-го дешифратора соединен с Ю-входом -го триггера и с входом управления записью .-го регистра, выход -го дешифратора соединен с первым входом блокировки -го процессора, третий выход 1-го дешифратора соединен с первым К-входом -го триггера, четвертый выход -го дешифратора соединен с вторым К-входом -го триггера и с вторым входом блокировки х-го процессора, первый вход .-го дешифратора соединен с выходом признака передачи данных -го процессора, второй вход -го дешифратора соединен с выходом признака приема данных (х+1)-го процессора, третий вход -го дешифратора соединен с выходом -го триггера, информационный вход-выход, информационный и управляющий выходы вычислительного устройства соединены соответственно с информационными входами-выходами, с вторыми и третьими информационными выходами процессоров, входы синхронизации и входы начальной установки вычислительного устройства соединены соответственно с входами синхронизации и начальной установки процессоров, о тл и ч а ю щ е е с я тем,что, с целью повьппения быстродействия, в него введены блок буферной памяти и блок приоритета, причем информационный вход-выход блока буферной памяти подключен к информационным входам-выходам процессоров и вычислительного устройства, адресные входы блока буферной памяти подключены к адресным выходам процессоров, входы управления третьям состоянием, входы управления выборкой и вход управления записью блока буФерной памяти соединены с соответствующими разрядами управляющего выхода вычислительного устройства, -й (=1,и) вход блока приоритета соединен с выходом запроса обращения к блоку буферной памяти -го процессора, )-й выход блока приоритета соединен с третьим входом блокировки )-го процессора, выход инициализации операций х-го процессора соединен с входом инициализации операций (+1)-го процессора, выход инициализации операций 1 О и-го процессора и выход и-го регистра соединены соответственно с вторым и . третьим информационными выходами вычислительного устройства, вход признаков и первый информационный вход первого процессора соединены соответственно с первым и вторым информационными входами вычислительного устройства, причем 1-й процессор содержит регистр переходов, регистр маски, 2 О блок приоритета, схему сравнения, шифратор, операционный блок, блок памяти микрокоманд, регистр микрокоманде, адресный регистр блока памяти микро- команд, блок памяти переходов, адрес ный регистр блока памяти переходов, .элемент 2 И-ЗИЛИ, блок памяти констант, мультиплексор исходных данных, первый и второй мультиплексоры перестановки байтов, распределитель импульсов, мультиплексор начальной установки, элемент ИЛИ, с первого по третий буферные регистры с трехстабильными выходами, причем первый информационный вход операционного блока соединен с информационным входом первого буферного регистра с трехстабильными выходами и с выходом мультиплексора исходных данных, информационный выход операционного блока соединен с первым 40 информационным выходом -го процессора и с информационными входами перво" го и второго мультиплексоров перестановки байтов, адресные входы и входывыборки блока памяти констант, второй; 5 информационный вход операционного бло. ка, вход выборки блока памяти переходов, вход выборки блока памяти переходов, вход разрешения работы адресного регистра блока памяти переходов,50 управляющие входы мультиплексора исходных данных и двух мультиплексоров перестановки байтов, вход кода операции операционного блока и распределителя импульсов объединены и соеди 55 иены с выходом поля управления внутренними блоками -го процессора регистра микрокоманд, выходы схемы сравнения соединены с входами блока приоритета .-го процессора, выходы блока приоритета -го процессора соединены с информационными входами шифратора и с входами установки в "О" соответствующих разрядов регистра переходов, первый и второй входы элемента 2 ИЗИЛИ соединены соответствечно с первым и вторым входами блокировки -го процессора, третий вход элемента 2 И-ЗИЛИ соединен с входами управления третьим состоянием второго и третьего буферных регистров с трехстабильными выходами и с третьим входом блокировки х-го процессора, четвертый вход элемента 2 К-ЗИЛИ соединен с запросом на обращение к блоку буферной памяти -го процессора и с выходом поля запроса на обращение к блоку буферной памяти регистра микрокоманд, выход элемента 2 И- ЗИЛИ соединен с первым входом элемента ИЛИ, выход первого мультиплексора перестановки байтов соединен с выходом блока памяти констант, с выходом первого буферногоо регистра с трехстабильным выходом, с первым информационным входом мультиплексора исходньк данных и с первым информационным входом адресного регистра блока, памяти переходов, выходвторого мультиплексора перестановки байтов соединен с информационным входом-выходом -го процессорного блока, с вторым информационным входом мультиплексора исходных данных и вторым информационным входом адресного регистра блока памяти переходов, третий информационный вход мультиплексора исходных данных соединен с информационнь 1 м входом -го процессора, выход блока памяти микрокоманд соединен с информационным входом регистра микрокоманд, информационный вход адресного регистра блока памяти микрокоманд соединен с выходом поля адреса следующей микрокоманды регистра микрокоманд, выход адресного регистра блока памяти переходов соединен с выходом шифратора и с адресным входом блока памяти переходов, выход адресного регистра блока памяти микрокоманд соединен с выходом блока памяти переходов и с первым информационным входом мультиплексора начальной установки выход мультиплексора начальной установки соединен с адресным входом блока памяти микрокоманд, выход элемента ИЛИ соединен с управляющим входом выборки блока памяти ьикрокоманд и вхо