Вычислительное устройство

СООЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1)4 С 06 Р 7/544 ОЛИСАНИЕ ИЗОБРЕТЕНН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ1 21) 22) 46) Р 39диотехническиймыковаи Р,В.Коробко инст (72) тельство СССР Е 7/544, 1985, ельство СССРГ 7/544, 1983. 56) 13 11(54) ВЫЧИСЛИТЕЛЬ (57) Изобретение лительной техник менено в качеств Е УСТРОЙСТВО тносится к вычис и может быть прифункционального ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ 4166389/24-2424.12,8623. 10.88, Бюп,Таганрогский ратут им. В,Д.КалВ.Е.Золотовский681;325(088.8)Авторское свид5671, кл, С Обторское свидет0115, кл, Г 06.,ЯО 4 З 251 О расширителя при вычислении широкогокласса функций, Целью изобретенияявляется повышение точности вычислений. Устройство содержит первый регистр 1, блок 2 формирования результата, первый блок 3 памяти, первуюсхему сравнения 4, блок 5 формирова-ния адреса коэффициента,. второй блок6 памяти, первый счетчик 7, элементзадержки 8, первый элемент И 9,триггер 10, второй элемент И 11, второй счетчик 12, вход 13 аргумента;второй регистр 14, вторую схему сравнения 15, вход 16 разрядности, вход17 адреса первого коэффициента, блок18 управления. 3 з.п. ф-лы, 6 ил,Изобретение относится к вычислительной технике и может бьггь использовано в ЭВИ различного класса дляаппаратной реализации функциональныхзависимостей.Цель изобретения - повышение точйости вычисления,На фиг. 1 представлена функциональная схема предлагаемого устройства на фиг. 2 - функциональнаяСхема блока формирования результатаа фиг. 3 - Функциональная схемаумматора старших разрядов; нафиг. 4 - Функциональная схема регистфа-нормализатора и вариант реализатии узла нормализации; на фиг. 5вариант реализации блока формирова я адреса коэффициента; на фиг.бариант реализации блока управления. 20Устройство содержит первый регистр 1, блок 2 Формирования резульата, первый блок 3 памяти, первуюсхему 4 сравнения, блок 5 формирования адреса коэффициента, второй блок 259 памяти, первый счетчик 7, элемент8 задержки, первый элемент И 9, триггер 10, второй элемент И 11, второйсчетчик 12, вход 13 аргумента, второй регистр 14, вторую схему 15 срав" 30нения, вход 16 разрядности, вход 17адреса первого коэффициента и блок18 управления.Блок 2 Формирования результатасодержит первый коммутатор 19, первыйрегистр 20, умножитель 21, второйрегистр 22, первый 23 и второй 24Сумматоры, третий регистр 25, элемент 26 задержки, второй коммутатор27, сумматор 28 старших разрядов,четвертый ре.гистр 29, регистр-нормализатор 30, третий коммутатор 31 ипятый регистр 32.Сумматор старших разрядов содержит первый комбинационный сумматор33, элемент 34 задержки, второй комбинационный сумматор 35 и триггер 36,Блок управления содержит блок37 памяти, первый 38 и второй 39счетчики.5Блок Формирования адреса коэффициента содержит .счетчик 40, первую41, 1 и вторую 41,2 группы элементовИ, элемент И 42, первый 43 и второй44 элементы И,Регистр-нормализатор содержитузлы 45. 1-45,п нормализации группы,регистры 46.1-46,п разрядов коэффициентов группы.Устройство Функционирует следующим образом.Для вычисления функции используют разложение в степенной ряд, Степенные ряды легко преобразуются в рекуррентную форму, что позволяет определенным повтором однотипных вычислений добиваться требуемой точностк. Однако в рекуррентную формулу входят постоянные коэффициенты а ц Ь - ац, 1, - 0,1.,При изменении точности воспроизведения функции разрядность коэффициентов должна меняться. Это обстоятельство сдерживает внедрение систем аппаратного воспроизведения функций произвольной (априори неизвестной) точности из-за существенного роста памяти при ориентации на максимальную разрядность иэ-за ограничения общего числа коэффициентов, т.е, ко" личества членов ряда. Второе ограничение достаточно просто можно преодолеть путем изменения интервала так, чтобы имеющееся множество коэффициентов обеспечило заданную точностьДля преодоления первого ограничения используют тот факт, что коэффициенты а 1, являются обратной величиной целых чисел малой разрядности. Такая дробь всегда может быть заменена десятичной, в общем случае бесконечной, периодической дробью. Значения дробей для двух типов коэффициентов следующие:21 с(1 с71 аТаким образом, для формирования коэффициента с требуемым числом разрядов необходимо определенное количество раз повторить период.В десятичной дроби существует две части - неповторяющаяся часть а, .и повторяющаяся часть а (взята в скобки). Поэтому перед считыванием периодической части вначале выбирается непериодическая часть числа.Пусть заданное число разрядов помещено в первый регистр 1, а в счетчик 12 - адрес коэффициента старшегоЛ =А +Р - 1 % о9 9У 10 где Р =1+и,1 - длина непериодической части;о 3 - длина периода.15На втором выходе блока постоянной памяти Формируется адрес начала пе- риода 3 1432члена ряда. Иэ первого блока 3 памяти с первого выхода считывается наОчальный адрес А коэффициента а, покоторому он храйится в блоке 3 йостоянной памяти, На втором выходе счи"5тывается конечный адрес, т.е, адрес,по которому заканчивается периодповторения коэффициента,510 4гер 10 в единичное состояние, и выбор разрядов продолжается аналогично указанному.Указанный процесс продолжается до тех пор, пока полностью не считывается коэффициент а, . На этом вычисление степенного разряда заканчивается.Блок Формирования результата работает в десятичной системе и реализует два алгоритма0 ф По уо 2 згде 7. - либо аргумент х, либо не- вязкаА 9=А +1. 20 оАдрес А записывается в блок 5 формирования как начальное состояние, По нему считывается первый разряд коэффициента, который поступает в блок 2 формирования результата. После выполнения операции над разрядом блок 18 управления формирует сигнал, и счетчики 12 и 40 наращиваются на "1". Вновь считывается следующий разряд коэффициента а 9 и продолжает выполняться требуемая операция. Одновременно сравнивается содержимое счетчика 40 с кодом на третьем выходе первого блока 3 памяти. Если коды равны, это означает, что достигнута нижняя граница периода. Формируется сигнал с выхода схемы сравнения, и код со второго выхода первого блока 3 памяти в следующем такте записывается в счетчик 40. Кроме того, срав 40 нивается содержимое первого счетчика 7 и первого регистра 1. Если сравне- ние проходит, т.е. обработано требуемое число разрядов, срабатывает первая схема 4 сравнения и сбрасывает " в .куль счетчик 40, триггер 10 и первый счетчик 7.В следующем такте содержимое второго, счетчика 12 уменьшаетсяна "1", т.е, осуществляется переход на сле дующий коэффициент (а ), и из первого блока 3 памяти считьвается вся необходимая адресная информация поо коэффициенту а 9. Начальный адрес А 8 эаписьвается в счетчик 40После - 55 окончания всех переходных процессов на выходе элемента 8 задержки появляется сигнал, который сбрасьвает тригП;, = 11.х+ а 1, 01,=0; 1=0,1,2 1 с. При реализации первого алгоритма Е заносится во второй регистр 14 и регистр 29 блока Формирования резуль" тата. Текущий разряд эаписьвается в первый регистр 20 блока формирования результата.Затем происходит умножение этого разряда на число, хранимое во втором регистре 14, Множимое подается мпадшими разрядами вперед. Разряды множителя последовательно записываются в первый регистр 20 блока формирования результата. Это происходит с помощью умножителя 21 и первого сумматора 23. Полученная на выходе последнего цифра - цифра частного произведения и она суммируется с текущим произведением, хранимым в накопителе, состоящем из второго сумматора 24 и третьего регистра 25. После получения полного произведения оно записывается в регистр 32, и происходит умножение полученного результата на коэффициент а;. Произведение из регистра 32 пос.тупает младшими разрядами вперед.После п тактов заканчиваются цикл формирования переменной П, и переход на следующий цикл, Одновременно с пос туплением 0; на первый регистр 20 они поступают на накопитель, состоящий из сумматора 28 старших разрядов и регистра-нормалиэатора 30. При суммировании двух десятичных цифр на сумматоре 33 к результату добавляется единица, сумма помещается в сумматоре 35. Затем суммируются следующая510 5 1432пара разрялов и перекос, Если из сумматора 33 возник перенос, он сбрасывает триггер 36 в нуль, и содержимоепроходит на выход без изменений, впротивном случае вычитается единица.5В результате может возникнуть случай,когда возникает отрицательная цифра,Для устранения этого в регистре-нормализаторе 30 между каждым разрядомп ставлен узел 45.1-45.п нормализаНазначение узла нормализации -вычесть единицу, если из текущегоразряда при наличии переноса в предыдущем к поступлению каждого новогоразряда все ранее поступившие раэрядь) нормализованы,Формула изобретения 201. Вычислительное устройство, содержащее два блока памяти, первый с етчик, первую схему сравнения, первй регистр и элемент задержки, причем выходы первого счетчика и первог регистра соединены с входами соответственно первого и второго операндов первой схемы сравнения, вход задания разрядности первого регистра устройства соединен с информационным З 0 входом первого регистра, о т л и - ч,а ю щ е е с я тем, что, с целью повышения точности вычисления, в него дополнительно введены второй счетчик, вторая схема сравнения, второй ре.гистр, триггер, два элемента И, блок35 фрьировання адреса коэффициента, блок Формирования результата, блок уйравления, причем вход адреса первогр коэффициента устройства соединен с входом записй второго счетчика, выход которого соединен с адресным входом первого блока памяти, первый и второй выходы которого соединены с водами соответственно первого и вто 45 рого операндов блока формирования адреса, коэффициента, третий выход бйска памяти соединен с входом первого операнда второй схемы сравнения, вход второго операнда которойсоединен 550с выходом блока формирования адреса коэффициента и объединен с адресным входом второго блока памяти, выход которого соединен с входом коэффициента блока Формирования результата, вход начального значения которого соединен55 с. входом аргумента устройства и объединен с информационным входом второго регистра, выход младшего разряда которого соединен с входом последовательной записи второго регистра и входом аргумента блока формирования результата, выход признака "Равно" первой схемы сравнения соединен с входом сброса триггера, входом сброса счетчика и входом признака достижения разрядности блока управления, инверсный и прямой выходы триггера соединены с первыми входами соответственно первого и второго элементов И, выход первого элемента И через элемент задержки соединен с входом установки триггера, с вычитающим входом второго счетчика и первым входом записи операнда блока формирования адреса коэффициента, выход второго элемента И соединен с тактовым входом блока Формирования адреса коэффициента, вход сброса и вход запрета которого соединены с выходами признака "Равно" соответственно первой и второй схем сравнения, 1 тервый, второй и третий выходы блока управления соединены с входами записи соответственно регистра, второго регистра и второго счетчика, четвертый выход блока управления соединен с вторым входом записи операнда блока формирования адреса коэфФициента, пятый выход блока управления соединен со счетным входом пер", вого счетчика и первыми входами пер вого и второго элементов И, вход разрядности блока управления соединен с одноименным входом устройства, шестой выход блока управления соединен с управляющими входами коммутатора блока формирования результата, седьмой выход блока управления соединен с входом сдвига второго регистра, первый и второй тактовые входы блока Формирования результата соединены соответственно с седьмым и пятым выходами блока управления, выходы с восьмого по двенадцатый которого соединены с тактовыми входами блока формирования результата соответственно с третьего по седьмой.2. устройство по п. 1, о т л и -. ч а ю щ е е с я тем, что блок формирования результата содержит пять регистров, один регистр-нормализатор, три коммутатора, умиожитель, два сумматора, сумматор старших разрядов и элемент задержки; причем первый управляющий вход коммутации блока Формирования результата соединен с35 управляющим входом первого коммутатора, первый информационный вход которого соединен с входом аргумента блока Формирования результата выходУ5 первого коммутатора соединен с входом первого сомножителя умножителя, вход второго сомножителя которого соединен с выходом, первого регистра блока формирования результата, выход младших разрядов произведения ум. ножителя соединен с входом первого слагаемого первого сумматора, вход второго слагаемого которого соединен с выходом второго регистра блока Формирования результата, информационный вход второго регистра данного блока соединен с выходом старших разрядов произведения умножителя, выход первого сумматора соединен с входом первого слагаемого второго сумматора, первый выход которого соединен с информационным входсм третьего регистра, выход младших разрядов которого соединен с входом второго 25 слагаемого второго сумматора, вход третьего слагаемого которого соединен через элемент .задержки с вторым выходом этого сумматора, параллельный выход третьего регистра соединен с информационными входами четвертого и пятого регистров, выход младшего.разряда четвертого регистра соединен с входом последовательной записи данного регистра и вторым информационным входом первого коммутатора, выход которого соединен с информационным входом первого регистра, выход старшего разряда пятого регистра соединен с входом последовательной записи данного регистра, с входом первОго слагаемого сумматора разрядов и с первым информационным входом ,второго коммутатора, второй информацибнный вход которого соединен с Вы 45 ходом третьего коммутатора, первый ,информационный вход которого объе,динен с третьим информационным входом второго коммутатора и соединен с входом коэффициента блока формирова,ния результата, второй информационнйй вход третьего коммутатора которого соединен с выходом старших разрядов регистра-нормалиэатора, вход последовательной записи которого соединен с55 выходом сумматора старших разрядов, вход Второго слагаемого которого соединен с выходом третвего коммутатора, параплельный выход регистранормализатора соединен с информационным входом четвертого регистра, второй и третий управляющие входы коммутации блока формирования результата соединены с управляющими входами второго коммутатора, четвертый управляющий вход коммутации блока формирования результата соединен с управляющим входом третьего коммутатора, первый тактовый вход блока формиро,вания результата соединен с входами сдвига второго и четвертого регистров блока формирования результата, входы ,сдвига пятого регистра регистранормализатора, вход синхронизации первого регистра блока формирования результата и синхронизирующий вход сумматора старш:х разрядов сосдпнены с вторым тактовым входом блока Формирования результата, вход сдвига третьего регистра соединен с третьим тактовым входом блока формирования результата, синхронизирующие входы третьего, четвертого, пятОГО регистров и регистра-нормалнэатора соединены с тактовыми входами с четвертого по седьмой соответственно, выход первого регистра блока формирования результата соединен с вхо" дом Второго сомножителя умножителя информационный вход пятого регистра соединен с входом начального значения блока Формирования результата.3. Устройство по п. 2, о т л ич а ю щ е е с я тем, что сумматор старших разрядов содержит два комбинационных сумматора, триггер и элемент задержки, причем Входы первого и второго слагаемых сумматора старших разрядов соединены с входами соответственно первого и второго слагаемых первого комбинационного сумматора, вход третьего слагаемого которого соединен с входом константы "1", выход первого комбинационного сумматора через элемент задержки ,соединен .с входом первого слагаемого второго комбинационного сумматора, вход второго слагаемого которого соединен с прямым выходом триггера, вход сброса которого соединен свыходом переполнения первого комбинационного сумматора, вход установки триггера соединен с синхронизирующим входом сумматора старших разрядов, выход второго комбинационного сумматора соединен с выходом сумматора старших разрядов.. 4. Устройствоо п. 2, о т л и. ч а ю щ е е с я темчто регистрнормалиэатор содержит группу регистров разрядов коэффициентов и группу узлов нормализации, причем информационные выходы -го узла нормализации группы соединены с информационными входами -го регистра разрядов коэффициентов, выходы которого сое инены с информационными входами ( + 1)-го узла нормализации группы,вход переноса которого соединен содноименным выходом 1-го узла норма.лизации группы ( 1 и - 1,и - разрядность коэффициента), входпоследовательной записи регистра-нормализатора соединенс информационнымивходами и входом переноса первого узланормализации, выходы и-го узла нормализации соединены с выходом стар"шего разряда регистра-нормализатора..Мак актор ИГорная Заказ 5441/41 играфическое предприятие, г. Ужгород, ул. Проектн водствен Тираж 704 ВНИИПИ Государств по делам изобр 035, Москва, Женного к етений иРаушск Подписномитета СССоткрытийя наб., д.