Вычислительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК ТЕНИ ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ ОПИСАНИЕ ИЗОБР Н АВТОРСКОМУ СВИДЕТЕЛЬСТ(71) Краснодарское специальное конструкторско- гехнологическое бюро сейсморазведочной электронной техники(56) 1. Разработка многофункционального спецпроцессора для сейсмообрабатывающих систем СП-М 222. Отчет поНИР (инв, номер отчета во. ВНТК Б692284), Краснодар, 1977, с. 6-18.2. 2938 Аггау Ргосеззог, Мойе 1 1,ВРОЕ 24563, Мойе 1 2, ВРИ, 815188.Сия 1 ощ К 1 црщеп 1 МясгхрМоп. 1 ц 1 егпаФ.опа 1 Вця 1 пеяя йасЫпея Гогр., ГогойЕйоп, 1975, .Рр. 5-113. Аггау ТгапзГогв Ргосезяог,Орега 1 оп апй Махп 1 епапсе Мапиа 1.Ргерагей ЭМа ЯузСешя. Нау 1 Ьеоп,Ботъосй, МаяяасЬияе 1 я, 1972, Уо 1. 1р. 1.1-4.22 (прототип),(54) (57) 1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее буферные блокипамяти множителя и слагаемого, регистрмножимого, генератор синхросигналов,два счетчика адресов коммутатор синхросигналов, арифметический блок, блок метокоперандов, причем первый и второй выходы генератора синхросигналовсоединеныс входами синхронизации буферных блоковпамяти слагаемого и множителя соответственно, первый и второй входы блокаметок операндов соединены с шиной меток операндов и адресной шиной устройства соответственно, третий и четвертыйвходы блока меток операндов подключены к выходам первого и второго счетчиков адресов соответственно, р т л и ч аю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит блок параллельного запроса операщов, блок готовности операндов, третий счетчик адреса, коммутатор адресов, два регистры адреса и два триггеры прерывания, причем информационные входы арифметического блока подключены к выходам регистра множимого и буферных блоков памяти множителя и слагаеморо; входы синхронизации арифметического блока подключены к выходам коммутатора синхросигналов, выход арифметического блока соединен с информационным входом буферного блока памяти слагаемого, первые адресные вхо- С: ды буферных блоков:памяти множителяЩ и слагаемого соединены с выходами первого и второго регистров адреса соот.ветственно, информационный вход первого регистра адреса соединен с выходом первого счетчика адреса, информационный вход второго регистра адреса соединенс выходом коммутатора адреса, информационные входы которого соединены с выходами второго и третьего счетчиков адреса, выходы первого и второго регистров адреса соединены с пятым и шестым входами блока меток операндов соответственно, выходы которого с первого по третий соединены .с соответствующими входами блока готовности операндов, четвертый вход которого соединен с шиной запросов устройства, пятый, шестой, седьмой и восьмой входы блока,3 Э готовности операндов соединены с первым вторым, третьим и четвертым выходаМи блока параллельного запроса операндов соответственно, пятый выход которого соединен с входами счетчиковадреса и седьмым входом блока меток операндов,рректор О. Билак рА 4045/4 Подл сноеСССР НИИП еламМосква 03 наб., д 4 Филиал ППП фПатентф, г. Ужгород ул. Проектная,ьжяЖмъяг МЕЖ 8:Юауг ФРФ 8 РР 4 Ю4 фМОР 4 ФЯс 7 ГО Ы 4 МЮУ РФ/5 ЫАлзлмюрпьуФРФ Кус,якаЬогаб яояегтг гчиожитЮ 4 ЮГРФЫфМЯ 7 СфФ твенного комите бретенийи отк Ж, Раушска102 первый и второй выходы блока готовности операндов соединены с информационными входами первогои второго триггеров прерывания соответственно, выход первого триггера прерывания соединен с нулевым входом второго триггера прерывания и первым управляющим входом коммутатора синхросигналов, выход второго триггера прерывания соединен с нулевым входом первого триггера прерывания и вторым управляющим входом коммутатора синхросигналов, информационные входы которого соединены с первым и вторым выходами генератора синхросигналов, синхровходы первого и второго триггеров прерывания соединены с вто рым и первым выходами генератора синхросигналов соответственно, информационные входы регистра множимого и буферных блоков памяти множителя и слагаемого соединены с информационной . шиной устройства, выход буферного блока памяти слагаемого соединен с информационной шиной устройства, вторые адресные входы буферных блоков памяти множителя и слагаемого соединены с адресной шиной устройства, входы управления вводом-выводом буферных блоков памяти множителя и слагаемого соединены с шиной запросов устройства, первый выход блока параллельного запроса операндов соединен с управляющим входом записи буферного блока памяти слагаемого, выходы коммутатора синхросигналов соединены с синхровходами регистров адреса и входом блока параллельного запросаоперандов.2, Устройствопоп. 1, отл ичаю щ е е с я тем, что, блок меток оперщщов содержит дешифраторы, регистры, триггеры, элементы И и ИЛИ, причем входы первого, второго и третьего дешиф, раторов соединены с пятым, вторым и третьим входами блока, выходы первого и второго дешифраторов соединены с первыми входами элементов И первой и второй групп, вторые входы которых соединены с седьмым и первым входами блока соответственно, выходы элементов И первой и второй групп соединены с нулевыми и единичными установочными входами разрядов первого регистра соочсветственно, выходы которого соединены с первыми входами элементов И третьей группы, вторые входы которых соединены с вьиодами третьего дешифратора, выходы элементов И третьей группы соединены с входами первого элемента ИЛИ, выход которого соединен с пер 2188вым восходом блока, входы четвертого и пятого дешифраторов соединены.с шестым и вторым входами блока соответственно, выходы которых соединены с первыми входами элементов И четвертой и пятой групп соответственно, вторые входы которых соеаинены соответственно с седьмьм и первым входами блока, выходы элементов И четвертой и пятой групп соединены с нулевыми и единич ными установочными входами разрядов второго регистра соответственно, выходы которого соединены с первыми входами элементов И шестой и седьмой групп, выходы которых подключены к входам второго и третьего элементов ИЛИ сомветственно, выходы которых соединены соответственно с вторым выходом блока и первым входом блока, нулевой и единич.ный входы триггера подключены к седьмому и первому входу блока соответственно, а выход - к третьему выходу блока и первому входу блока, вторые входы элементов И шестой группы соединены с выходами шестого дешифратора, входы которого соединены с четвертым входом блока, вторые входы элементов И седьмой группы соединены с выходами пятого дешифратора.3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок параллельного запроса операндов содержит счетчик, дешифратор микроопераций и четыре триггеры, информационные входы которых соединены с выходами дешифратора микроопераций, пятый выход которого подключен к пятому выходу блока, входы дешифратора микроопераций соединены с выходами счетчика, вход которого соединен с входом блока и синхровходами триггеров, выходы которых соединены ссоответствующими выходами блока,4. Устройствопоп, 1, отличаю щ е е с я тем, что блок готовности операндов содержит элементы И и ИЛИ, причем входы первого элемента ИЛИ соединены с выходами элементов И с первого по третий, а выход соединен сйервым выходом блока, входы второго элемента ИЛИ соединены с выходамиэлементов И с четвертого по шестой, а выход соединен с вторым выходом блока, первые входы первого, второго и третьего элементов И соединены соответственно с пятым, шестым и седьмым входами блока, первые входы четвертого, пятого и шестого элементов И соединены соответственно с шесчъпм, седьмым и восьмым входами блока, вторые вхо1022158ды первого и пятого элементов И соеди- ментов И соединены соответственно с пены с четвертым входом блока, вторые первым, вторым и третьим входами бповходы второго, треп его и шестого эле-, ка.2мого и множителя соответственно, первый и второй входы блока,.меток операндов соединены с шиной меток опера- дов и адресной шиной устройства соответственно, третий и четвертый входы блока меток операндов подюпочены к вь- ходам первого и второго счетчиков адресов соответственно, введены блок парвю- лельного запроса операндов, блок готовности операндов, третий счетчик адреса, коммутатор адресов, два регистры адреса и два триггеры прерывания, причем информационные входыарифмейческого блока подключены к выходам регистра множимого и буферных блоков памяти множителя й слагаемого, входы синхронизации арифметического блока подключены к выходам коммутатора синхросигналов, выход арифметического блока соединен синформационным входом буферного блока памяти слагаемого, первые адресные входы буферных блоков памяти множителя и слагаемого соединены с, выходами первого и второго регистров адреса соответственно, информационный вход первого регистра адреса соединен с выходом первого счетчика адреса, информационный вход второго регистра адреса соединен с выходом коммутатора адреса, информационные входы которого соединены с выходами второго и третьего счет чиков адреса, выхоцы первого и второго регистров адреса соединены с пятым и шестым входами блока меток операндов соответственно, вьходы которого с первого по третий соединены с соответствующими входами блока готовности операндов, четвертый вхсд которого соединен с шиной запросов устройства, пятый, шестой, седьмой и восьмой входы блока готовности операндов соединены с первьм, вторым, третьим и четвертым выходами блока параллельного запроса операндов соответственно, пятый выход которого соединен с входами счетчиков адреса и седьмым входом блока меток операндов, первый и второй выходы бло 1Изобретение относится к вычислитель-ной технике и может найти применениев специализированньх цифровых вычислительных машинах.Известны вычислительные устройства,ориентированные на выполнение парнойоперации по формуле Х0+1,Вде Х - множитель, Ц - множимое и- слагаемое. Такие устройства соФ .держат буферные блоки памяти множите- Оля и слагаемого, счетчики адресов, регистр множимого, арифметический блок(последовательного ипи параллельногодействия) и. генератор синхросигналов 13 и 123 15Однако в этих устройствах арифметические блоки начинают функционироватьпосле ввода группы множителей и слагаемых в буферные блоки памяти по поступлению операнда врегистр множимого, что 20нв позволяет полностью совместить вовремени обработку с вводом операндов.Наиболее близким к предлагаемомуявляется устройство, содержащее буферныеблоки памяти множителя и слагаемого, 25регистр множимого, счетчики адресов, .генератор синхросигналов, коммутаторсинхросигналов, арифметический блоки блок меток операндов, подключенный квыходам счетчиков адресов 3 , . ЗОНедостатком известного устройстваявляется то, что последовательный анализ меток операндов, не совмещенныйс работой арифметического блока, приводит к потерям времени.35Цель изобретения -повышение быст, .родействия устройства.Поставленная цель достигается тем,что в устройство, содержащее буферныеблоки памяти множителя и слагаемогоф .40регистр множимого, генератор синхросигналов, два счетчика адресов, коммуа тор синхросигналов, арифметическийблок, блок меток операдов, причемпервый и второй выходы генератора синх45росигалов соединены с входами синхронизации буферных блоков памяти слагае2158 4 з 102 ка готовности операндов соединены с информационными входами первого и второго триггеров прерывания соответст венно, выход первого триггера прерывания соединен с нулевым входом второготриггера прерывания и первым управляю-. щим входом коммутатора синхросигналов, выход второго триггера прерывания соединен с нулевым входом первого триггера прерывания и вторым управляю щим входом коммутатора синхросигналов, информационные вхсды которого. соединены с первым и вторым выходами генератора синхросигналов, синхровходы первого и второготриггеров прерывания сое динены с вторым и первым выходами генератора синхросигналов соответственно, информационные входы регистра множимого и буферных блоков памяти множителя и слагаемого соединены с информационной шиной устройства, выходбуферного блока памяти слагаемого сое-динен с информационной шиной устройства вторые адресные входы буферных блоков памяти множителя и слагаемого соедине ны с адресной шиной устройства, входы управленкя вводом-выводом буферных блоков памяти множителя и слагаемого соединены с шиной запросов устройства, первый выход блока параллельного запро са операцдов соединен с управляющим30 входом записи буферного блока памяти слагаемого, выходы коммутатора синхросигналов соединены с синхровходами регистров адреса и вхсдом блока параллель ного запроса операндов.35Кроме того, блок меток операндов содержит дешифраторы, регистры, тригге" ры, элементы И и ИЛИ, причем входы первого, второго и третьего дешифраторов соединены с пятым, вторым и треть им входами блока, выходы первого и второго дешифраторов соединены с первыми входами элементов И первой и второй групп, вторые входы которых соединены с седьмым и первым входами блока соочь 45 ветственно, выходы элементов И первой и второй групп соединены с щщевими и единичными установочными входами разрщов первого регистра соответственно, выходы которого соединены с первым.и 50 входами элементов И третьей группы, вторые входы которьи соединены с выходами третьего дешифратора, выходы элементов И третьей группы соединеяы с входами первого элемента ИЛИ, выход 55 которого соединен с первым высодомблока, входы четвертси"о и йятого дешифРаторов соединены с шестым и вторш 4 входами блока соответственно, выходы которых соединены с первыми входами элементов И четвертой и пятой групп соответственно, вторые входы которых соединены соответственно с седьмым и первым входами блока, выходы элементов И четвертой и пятой групп соединены с нулевыми и.единичными установочными входами разрядов второго регистра соответственно, выходы которого соединены с первыми входами элементов И шестой и седьмой групп, выходы которых подключены к входам второгО и третьего элементов ИЛИ соответственно, выходы которых соединены соответственно с вторым выходом блока и первым входом блока, нулевой и единичный входы триггера подключены к седьмому и первому входу блока соответственно, а выход - к третьему выходу блока и первому входу блока, вторые входы элементов И шестой группы соединены с выходами шестого дешифратора, входы которого соединены с четвергьвю входом бпока, вторые входы элементов И седьмой группы соедине. ны с выходами пятого дешифратора.Причем блок параллельного запроса операндов содержитсчетчик, дешифратор микроопераций и четыре триггеры, информационные входы которых соединены с выходами дешифратора микроопераций, пятый выход которого подключен к пятому выходу блока, выходы дешифратора микроопераций соединены с выходами счетчика, вход которо о соединен с входом .блока и синхровходами триггеров, выходы которых соединены с соответствуюшими выходами блока;При этом блок готовности операндовсодержит элементы И и ИЛИ, причем входы первого элемента ИЛИ соединеныс выходами элементов И с первого потретий, а выход соединен с первым выходом блока: входы второго элемента ИЛИсоединены с выходами элементов И счетвертого по шестой, а выход соединен с вторым выходом блока, первые входыпервого, второго и третьего элементов Исоединены соответственно с пятым, шес-тым и седьмым щищами блока, первыевходы четвертого, пятого и шестого элементов И соединены соответственно с шестым, седьмым и восьмым входами блока, вторые входы первого и адамо элементов И соединены с четвертым вхоф дом блока, вторые входы второго, третьего и шестого элементов И сещиненысоответственно с первым, вторйм итретьим входами блока.Период следования синхросигналовопределяет длительность парной операциив арифметическом блоке 8 (фиг. 5), который имеет конвейерную структуру, и в И нем одновременно выполняется перемножение двух операндов и подсуммированиеслагаемого к произведению полученногов предыдущем периоде.Некоммутируемые синхросигналы зф первого и второго выходов генератора 4синхросигналов соединены с входами сию- ронизации буферных блоков памяти множителя 1 и слагаемого 2 и используются для обслуживания циклов чтения и эаш- си операндов, Буферные биффи 1 и 2 па-мати допускают два обращения на чтениеили запись операщрв в течение периодапарной операции, причем чтение операндов осуществляется во второй половинепериода, а запись результатов Ь буферный блок 2 памяти слагаемого - в первой половине периода. Это распределениевремени в течение периода не распространяется на ввод и вывод операндов поинформационной шине устройства.Синхросигналы с выхода .коммутатора 7синхросигналов поступают на синхровходсчетчика 41 блока 12 параллельного эапроса операндов и изменяют его состояние. Сигнал о состоянии счетчика 41поступает на вид дешифратора 42 микроопераций, в котором, в зависимости отвыполняемой процедуры, запрограммиро.вано, .какие иэ операндов требуются для ,выполнения следующей парной операции, фф Установка запросов на множитель, слагаемое и множимое осуществняется нажором, третьем и четвертом триггерах,44-46 соответственно, а первый триггер. 10На фиг. 1 показана схема вычислительного устройства; на фиг. 2 - то же,блока меток операндов; на фиг. 3 - тоже, блока параллельного .запроса операьдов; на фиг. 4 - то же,.блока готовности операндов, на фиг. 5 - временная .диаграмма, работы устройства.:Вычислительное устройство (фиг. 1)содержит буферные блоки памяти множителя 1 и слагаемого 2, регистр 3множимого, генератор 4 синхросигналов,два счетчика 5 и 6 адресов, коммутатор 7 синхросигналов, арифметическийблок 8, блок 9 меток операндов, шину 10меток операндов, адресную шину 11 устройства, блок 12 параллельного запросаоперандов, бпок 13 готовности операн .дов, третий счетчик 14 адреса, коммутатор 15 вдреса, два регистры 16 и17 адреса, два триггеры 18 и 19 прерывания, информационную шину 20 устройства и шину 21 запросов устройства.Блок 9 меток операндов (фиг. 2)содержит шесть дешифраторов 22-27,два регистры 28 и 29, семь группэлементов И 30-36, три элементаИЛИ 37-39 и триггер 40.Блок 12 параллельного запроса операндов (фиг. 3) содержит счетчик 41,дешифратор 42 микроопераций и четыре триггеры 43-46,Блок 13 готовности операндов содержит шесть элементов И 47-52 и дваэлемента ИЛИ 53 и 54.Устройство работает следующим образом.Операнды в вычислительное устройство поступают по информационным входамрегистра 3 множимого и буферныхблоков памяти множителя 1 и слагаемого 2. Результаты вычислений выводятсяпо информационнойшине 20 устройства,соединенной с выходом блока памятислагаемого, в котором накапливаютсярезультаты вычислений арифметическогоблока 8. Ввод операндов и вывод результатов осуществляются по сигналам, по: ступающим по шийе 21 запросов устройотвар связанной с управляющими входамибуферных блоков памяти множителя 1 ислагаемого 2.Ввод операндов сопровождается установкой меток операндов по сигналам, поступающим по двунаправленной шине 10меток. операндов, причем каждому вводи. мому операнду соответствуют свои метки. При установке метки множителя .вводимого операнда сигнал по адреснойшине 11 поступает в блок 9 на второй 22158,дешифратор 23, а при установке метки слагаемого - на пятый дешифратор 26, Открываются соответствующие адресуоперанда элементы И второй 31 и пятой 34 групп, через которые сигналзаписи метки операнда поступает на еди;ничные входы первого и второго регистров:28 и 29. В случае установки метки,множимого запись метки производится 1 й:в триггер 40 без дешифровки адреса,так как регистр 3 рассчитанна один операнд. Ввод операндов производится асинкроно с работой вычислительного устройсъва. Для синхронизации блоков устройства служит генератор 4 синхросигналов, который вырабатывает четыре последова-. тельности синхросигналов: две некоммутируемые и две проходящие через коммутатор 7 синхросигналов,43 служит для установки запроса на запись результатов в.бпок 2 буферной памяти слагаемого. Причем установка первого, второго и третьего триггеров 4348 происходит по одному синхросигналу,а триггера 46 по другому синхросигналу.Проверка наличия требуемых операндов в вычислительном устройстве, а также незанятость соответствующего буферного блока памяти, осуществляется вблоке 13 готовности операндов ло сигна"лам запросов от блока 12 и прочитаннымметкам операндов иэ блока 9 меток операндов.15Считывание меток множителя и слагаемого происходит путем дешифрированияадресов множителя и слагаемого, постулающих на третий и шестой дешифраторы24 и 27 блока 9 от первого 5 и второ-.20го 6 счетчиков адреса соответственно,Открываются соответствующие адресамэлементы И третьей 32 и шестой 35групп, через которые метки операндов25с выходов первого и второго регистров28 и 29 поступают на входы первогои второго элементов ИЛИ 37 и 38 и далее,на первый и второй выходы блока 9, соединенные с первым и вторым входамиблока 13, Метка множимого с выходатриггера 40 поступает на третьи входыблока 9 и блока 13,На элемент И 47 поступают сигналызапроса на запись результата с первоговыхода блока 12 и сигнал запроса 35по шине 21 на обслуживание буфернымблоком 2 памяти слагаемого. На элемент И 48 поступает сигнал запроса начтение множителя с второго выхода блока 12 и метка множителя с первого выхода блока 9; На элемент И 49 поступает сигнал запроса на чтение слагаемо-го с третьего выхода блока 12 и меткаслагаемого с второго выхода блока 9.На элемент И 80 поступает сигнал запроса на чтение множителя от блока 12и сигнал запроса по шине 21 на обслуживание буферным блоком 1 множителя.На элемент И 61 поступает сигнал запросе йа чтение слагаемого от блок 12 10и сигнал запроса по шине 21 на обслу-.живание буферным блоком 2 памятислагаемого. На элемент И 82:постунаетсигнал запроса на множимое с четвертого выхода блока 12 и метка множимогос треп его выхода блока 9. В случае,когда любой из высодов (с первого по,че.гвертый) блока 12 находится в активном состоянии, но требуемый операнд не обеспечен меткой, т.е. он еще не поступил в вычислительное устройство, или тРебуемый буферный блок памяти имеет запрос на обслуживание по шине 21, имеющей более высокий приоритет, то срабатывают соответствующие элементы И 47-82, и через элементы ИЛИ 83 и 84 сигналы поступают на первый и второй выходы блока 13 готовности операндов и далее на информационные входы первого и второго триггеров 18 и 19 прерывания, синхровходы которых соедйнены с.некоммутируемыми выхода-ми генератора синхросигналов. В моменты времени, определяемые синхросигналами, триггеры 18 и 19 лри йаличии сигнала на информационном входе устанавливаются в состояние прерывания выполняемой процедуры путем подачи запрещающих сигналов на управляющие входы коммутатора 7 синхросигналов. Этим блокируется поступление коммутируемых. синхросигналов ко всем бпокам устройства и обеспечивается режим хра нения информации во всех блоках. В состоянии прерывания функционируют только буферные блоки 1 и 2 памяти, которые могут в это время обслуживатьэап ы по шине 21.ля предотвращения установки второго (первого) триггера 19 (18) в состоя. ние прерывания в то время, когда первый (второй) триггер 18 (19) уже находился в этом состоянии, выход первого триггера 18 соединен с нулевым входом второго триггера 19, а выход последнего с нулевым входом первого триггера 18. Как только причина, вызвавшая прерывание будет устранена, т.е. появится требуемый операнд или освободится требуемый буферный блок памяти, триггеры прерывания 18 и 19 по очередному некоммутируемому синхросигналу переключаются и снимают запрет на прохождение коммутируемых синхросигналов ко всем блокам, в том числе в к счетчику 41 блока 12, обеспечивая дальнейшее продвижение цо алгоритму выполняемой процедуры. По сигналам дешифратора 42 микроолераций, поступающих на пятый выход бпош 12 параллельного запроса операндов, переключаются первый, второй и третий счетчики 8, 6 и 14 адреса, а содервимое счетчиков адреса переписывается в первый и второй регистры 16 й 17 адреса, причем во второй регистр 17 адреса через коммутатор.16 адреса, который во второй половике периода парной операции пропускает адрес10 10221589от счетчика 14 на запись результата в буферный блок 2 памяти слагаемого, а в первой половине - адрес от счетчика 6 на чтение слагаемого.Запрос на обслуживание записи результата поступает с первого выхода блока 12 на управляющий вход записи буферного блока 2 памяти слагаемого. Запросы в буферные блоки памяти на чтение операндов для арифмегического блока 8не подеются, так как при отсутствии запроса на запись выполняется чтение операндов.Адреса операндов, вводимых и вьао 15 димых по информационной шине 20 устройства, подеются по адресной шине 11 на вторые адресные входы буферных блоков памяти множителя 1 и слагаемого 2, а адреса операндов для арифметическогого блока 8 - на первые адресные входы блоков Ъ и 2. Сюда же поступает адрес эалисываемого результата в буферный блок 2 памяти слагаемого, Приоритетные схемы буферных блоков 1 и 2 памяти при наличии запросов по шине 21 пере. ключают адрес с. первых адресных входов на вторые.При выполнении чтения операнда иэ буФерного блока 1 памяти множителя и регистра 3 множимого по сигналу от бло.Зо ка 12 параллельного запроса оперщщов, поступающему на седьмой вход блока 9 меток операндов, происходит сброс меток читаемых операндов в. первом регистре 28 и триггере 40, причем в регистре 28 35 только в, ячейке, выбранной по нулевому входу элементом И первой группы 30, выбранной, в свою очередь, первым дешифратором по адресу, поступившему на пятый. вход блока 9 от первого ре гистра 16 адреса. В отличие от сброса меток множителя и множимого, сброс метки слагаемого осуществляется не в момент чтения операнда, а во время записи результата. При этом адрес поступа ет во втором регистре 17 адреса на четвертый дешифратор блока 9, срабатывает соответствующий элемент четвертой грузины 33 и обнуляется ячейка второго регистра 29.При запросе на вывод операнда иэвычислительного устройства по шине 20адрес операнда поступает на пятый дешифратор 26, и метка результата черезсоответствующий элемент И. седьмой группы 36 и третий элемент ИЛИ 39 поступает на двунаправленную шину 10меток операндов, Скде же поступает.метка множимого с выхода триггера 40,По состоянию меток результата и множимого внешнее устройство, осуществляющееввод и вывод операндов, организует ра- .боту по выгрузке результатов и загрузкеочередных множимых.Предлагаемое техническое решениепозволяет совместить во времени выпалнение арифметических операций над некоторой совокупностью операндов для однойпарной операции с анализом готовностиследующей группы операндов для другойпарной операции, Кроме того, экономиявремени в предлагаемом устройствепроисходит за счет того, что потеривремени на синхронизацию в случае неготовности операндов или буферных заломинающих устройств сведены к минимумупроведением анализа готовности операндов к двум моментам времени в течение периоде парной операции,Быстродействие повышается в 1,2-2 раза до сравнению с известными техническими решениями, что снижает затратымашинного времени универсальной ЭВМв комплексе, с которой работает специализированный процессор.4. Экономий машинного времени универсальной ЭВМ особенно важна при обра богке сейсмической информацииД характеризующейся большими массивами данньк и.временными процедурами обработс ки (например, свертка, быстрое преобра зование фурье, рекурсивная фильтрация и др.)., 1022158