Микропрограммное устройство управления с контролем

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 77105 А 9) 11/00 1)4 0 06 ГОСУДАРСТВЕННЫЙ КО ПО ДЕЛАМ ИЗОБРЕТЕНИ ТЕТ СССРИ ОТНРЫТИ ОПИСАНИЕ ИЗОБРЕТЕНИЯ ТЕЛЬСТВ К АВТОРСКОМУ(56) Авторское свидетельство СССР(57) Изобретение относится к областиавтоматики и вычислительной техникии может быть использовано в цифровыхсистемах с повышенной надежностью.Цель изобретения - повышение надежности функционирования, Устройствосодержит блоки памяти микрокоманд 1и нанокоманд 2.1 - 2,п, регистры адреса 3, микроопераций 4, отказа 5,коммутаторы адреса 6,7,8.1 - О,п,мультиплексор 9, элементы НЕ 10,11,1 - 11.п, сумматоры по модулю два1 2 р 1 3 1 1 3 и р элементы ИЛИ 14 - 1 7И 18-25, одновибратор 26, триггеры27-29, генератор импульсов 30, элементы задержки 31. Новыми в устройстве являются сумматоры по модулю два12, 13,1 - 13,п, коммутаторы адреса7, 8,1 - 8.п, регистр 5, триггеры 2829, элементы НГ 10, 11.1 - 11,п, пятый 22, восьмой 25 элементы И, третий 16 и четвертый 17 элементы ИЛИ.6 ил,Импульс считывания информации иэ блока 1 памяти микрокоманд поступает на Т-вход триггера 28 и перебрасывает его в единичное состояние. Если в первом считанном слове ошибки не обнаружено, то третий тактовый импульс с выхода генератора 30 через элемент И обнуляет триггер 28. Если в считанном слове при контроле на четность обнаружена ошибка, сигнал логической едиБлок 10 элементов НЕ предназначендля преобразования адреса из прямогокода в обратный,Группа блоков элементов НЕ 11,111.п преобразует прямой код адреса 5нанокоманды в обратный.Сумматор 12 по модулю два предназначен для осуществления контроля считываемой информации из блока 1 памятимикропрограмм на четность, Реализация контроля информации на четностьопределяется основной долей (70-807)одиночных ошибок,Блок элементов 13.1 - 13,п суммыпо модулю два предназначен для контроля считываемой информации на четность из соответствующих блоков 2.1 -2,п нанокоманд (определения отказа всоответствующем блоке памяти).Первый элемент ИЛИ 14 совместнос одновибратором 26 инициализируетначало работы устройства.Триггер 27 запуска предназначендля запуска генератора 30 тактовыхимпульсов.Генератор 30 предназначен длясинхронизации работы устройства совместно с первым 18, вторым 19, пятым20 и третьим 23 элементами И.Второй элемент ИЛИ 17 предназначен30для определения отказа в одном изслов формируемой нанокоманды,Четвертый 22, шестой 21 элементыИ и первый триггер 28 фиксации отказов предназначены для Формирования З 5на вход третьего элемента ИЛИ 15 сигнала, характеризующего отказ блока 1памяти микрокоманд (сигнал отказаформируется при отказе как по прямому,так и инверсному адресам).Седьмой 24, восьмой 25 элементы Ии второй триггер 29 формируют сигналотказа одного (или нескольких) блоковпамяти нанокоманд.В предлагаемом микропрограммномустройстве управления реализовано ортогональное (двухуровневое) управление, что позволяет повысить гибкость,а следовательно, и эффективность микропрограммирования.50Микропрограммное устройство управ.ления работает следующим образом.В исходном состоянии элементы памяти устройства находятся в нулевомсостоянии на исключением единичного 55сигнала с выхода 1.1 блока 1 памятимикропрограмм, характеризующего окончание работы устройства. Работа устройства начинается путемпоступления на вход 32 кода операции,определяющего начальный адрес микропрограммы, Этот код поступает на входэлемента ИЛИ 14 и через одновибратор26 устанавливает триггер 27 в единичное состояние, Так как сигналы, характеризующие отказы ячеек памяти блока 1 памяти и группы блоков 212.ппамяти, отсутствуют (сигналы логического нуля на выходе сумматора 12(фиг.4) по модулюдва и на выходеэлемента ИЛИ 17), то первый тактовый импульс 1с выхода генератора 30 через элементИ 18 поступает на синхронизирующийвход регистра 3 адреса и производитв него запись информации с входа 32устройства,Второй тактовый импульс с выходагенератора 30 через элемент И 19 поступает на синхронизирующий вход блока1 памяти микропрограмм и тем самым .разрешает из него считывание информации по прямому коду адреса (коммутатор 7 адреса запрещает сигналом логического нуля с выхода сумматора 12по модулю два обращения по обратномуадресу). Если в считанной по прямомуадресу микрокоманде будет ошибка(сумматор 12 по модулю два осуществляет контроль информации на четкость),то сигнал логической единицы на выходе сумматора 12 запретит обращение кблоку 1 памяти микрокоманд по прямомуадресу (через коммутатор 7 адреса),запретит запись информации в регистр3 адреса (через элемент И 18) и запретит обращение к группе блоков 2,12,п памяти нанопрограмм (через элементИ 20). Тактовый импульс очередной импульсной последовательности с выходагенератора 30 через элемент И 19 поступает на синхронизирующий вход блока1 памяти микропрограмм и тем самымразрешает считывание из него информации по адресу, обратному (инверсному)записанному в регистре 3 адреса, 1277ницы с выхода сумматора 12 по модулюдва запретит обнуление григгера 28(Фиг,4), При считывании слона из блока 1 памяти микрокоманд по обратномуадресу (при наличии отказа ячейки памяти по прямому адресу) сигнал считывания поступает на Т-вход триггера 28и устанавливает его в нулевое состояние, Если в считанной информации также будет обнаружена ошибка, то тактовый импульс с третьего выхода генератора 30 тактовых импульсов через элемент И 22. элемент ИЛИ 15 поступаетна синхрснизирующий вход гегистра 5и тем самым разрешает в него запись 1кода сб отказавшем блоке памяти, Данная информация поступает на выход 35устройства для локализации и устранения отказавшвгс модуля памяти 1(рометого, этим же тактовым импульсом че през элемент ИЛИ 1 б происходит установка в "0" триггера 27 запуска, имикропрограммное устройство управления яа этом заканчивает работуПри считывании информации с выхо. в , 25дов 1,2 - 1.п+5 блока 1 памяти микропрограмм будет сосчитано слово,определяющее адрес очередной микрокоманды (выходы 1.21,4) и адрес нанокоманцы (выходы 1.5 - 1,п+5), Так- ;Отовый импульс с третьего выхода гене.ратора 30 через элемент И О поступает яа синхрснизирующие ВхОды группыблоков .1 - 2,п памяти нанокоманди разрешает считывание из них инфор мации по грямым адресам, поступающимчерез блок коммутаторов 8.1 - Я.падреса, При отсутствии ошибки во всехчастях нанокоманды (сигнал логического нуля на выходе элемента ИЛИ 17) .1 птактовый импульс через элемент 3 1задержки и элемент И 23 поступает насинхронизирчощий вход регистра 4 нанокоманд Нанокоманда заносится врегистр 4 и с его вьгхсда поступаетна выход 34 устройства на упраглениеоперационным устройством, напримерарифметико-логическим блокомПри яаличии ошибки 1 иг,б) в сднои или нескольких частях нанокоманч50ды на соответствующем сумматоре 13.1- 13,п по модулю два группы будет сигнал логической единицы Этот сигнал разрешит обращение к соответствующему блоку памяти группы блоков .1 2,п по инверсному адресу ичерез эле менты И 18 19 и 23 запретит запись информации в регистр 3 адреса, абра 105Ьщение к блокупамяти микропрс.рамми запись информации в регистр 4 нанокоманд и выдачи ложной информациина выход 34 устройства,,Тактовый импульс очередной импульсной последовательности через элементИ 20 произведет повторное обращениек группе блоков 2.1 - 2.п памяти нанопрограмм. При этом в тех блокахпамяти, при первом обращении к которым обнаружена ошибка, вторичное обращение будет по обратному адресу.При формировании нгнсксманды безошибки она будет занесена в регистр4 нанокоманд и с его выхода поступитна выход 34 устройства.При каждом обращении (считыванииинформации) к группе блоков 2,; - 2,ппамяти тактовый импульс с третьеговыхода генератора 30 тактовых импульсов поступает на Т -вход триггера 29,При этом, если ошибка в выходномслове отсутствует, то тактовый импульс с первого вьгхода генератора30 обнуляет триггер 29 через элементИ 24. Если ошибка трисутствует, тосигнал логического нуля с выхода элемента И 23 через элемент И 24запретит обнуление триггера 29,Если при обращении по инверсномуадресу также будет обнаруженаошибка то тактовый импльс с генератора ЗО через элемент И 25 (триггер 29 будет в нул вом состоянии) иэлемент ИЛИ 15 посгупает на синхрояизирующий вход регистра 5 и заноситинформацию об отказавшем (отказавших)блоке памяти группы блоков 2,1 - 2,п.Этот же импульс через элемент ИЛИ 1 бпоступает на вход установки в "О"триггера 27 запуска, Триггер 27 запуска перехогит в и;левое состояние итем самым запрещает генератору ЗОФормировать импульсную последовательность дпя работы.Формирование адреса очередной микрокоманды происходит следующим образом,Если очередная микрокоманда является микрокомандой линейной последовательности, то код адреса определяется кодом немодифицируемых разрядовадреса с выхода 1.4 блока 1 памяти микропрограмми модифицируемымразрядом адресас выхода 1,3. Вэтом случае модиФицируемый разряд адреса при нулевомкоде логических условий с выхода 1.2блока 1 памяти через мультиплексор9 проходит безизменений, 1277105Если микрокомацда является микро- командой ветвления, то адрес очередной микрокоманды определяется Постоянной частью кода адреса (немадифируемой частью) и переменной частью (модифицируемым разрядом адреса). Если проверяемое логическое условие Выполнено, то модифицируемая часть када адреса имеет единичное значение и сформированный таким образом адрес 10 очередной микрокоманды через коммутатор 6 адреса поступает на регистр 3 адреса. по тактовому импульсу с вьгхода генератора 30,15При выдаче метки - признака окончания работы устройства с выхода 1.1 блока 1 памяти микропрограмм разрееееается (запись очередного када операции (адреса микропрограммы) через коммутатор б адреса в регистр 3. Кроме того, с выдачей на управление последней нанокоманды на выход 34 выдается метка - признак окончания работы. Эта метка через элемент ИЛИ обнуляет триггер 27 запуска, устройство переходит в исходное состояние и готово к приему очередного кода операции.Формула изобретенияМикропрограммное устройство управления с контролем, содержащее блок памяти микропрограмм, группу блоков памяти нанокоманд, первый коммутатор адреса, регистр адреса, регистр нано 35 команд, мультиплексор логических условий, первый и второй элементыИЛИ, одновибратор, триггер запуска, генератор тактовьгх импульсов, первый,40 второй, третий и четвертый элементы И и элемент задержки, причем вход кода операции устройства соединен с первым информационным входом первого коммутатора адреса и входом первого элемента ИЛИ, выход которого соединен с входом одновибратора, выход которого соединен с Б-входом триггера запуска, единичный выход которого соединен с входом запуска генератора тактовых импульсов, выход первого коммутатора адреса соединен с информационным входом регистра адреса, выход разряда признака конца работы блока памяти микропрограмм соединен с прямым и инверсным управляющими входами первого коммутатора адреса, выход разряда кода проверяемых логических условий блока памяти микропрограмм соединен с угЕрявляюцЕеем входаммультиплексора логических услоц 11 СЕ, выход мадифццируемага ряэр.дя ,":,реса блока памяти ь 111 кроеераграмм саелццец с перВым еенфармяце:Онцым Бходаье м ,"еьтиппексора лаги.:ескцх условий, выход немадифиццруемых разрядов а,,реса блокя памяти микропрограмм соединен с входами цемадифицируемых разрядов адреса второго.ицформяциаццага входяпервого коммутатора адреса, выход муль"иплексаря логических условий соединен с входом модифиееируемогаразряда ядре са второго и .ре еяциоеЕ- ного входа первого коммутатора адреса, вход логических условий устройства соединен с Вторым цнформяЕЕионным входом мультиплексора логических условий, информационные выходы блоков пямяти еег цакомянд групееы саедиеес - ны с соответствующими ицформяццаццыЕги входами регистра нанокаманд, Выход катарага соединен с вьехадам микраопераций устройства, о т л и ч а ы щ е е с я тем, что, с целью павьещения отказоустойчивости, устройства содержит сумматор по модулю два, второй коммутатор адреса, блок элеме:тов НЕ, блок коммутаторов адреса, гругепу блоков элементов ИЕ, группу сумматоров по модулы два, регистр идентификации отказа, геервый и второй триггеры фиксации отказов, пятый, шестой, седьмой и восьмой элементы И, третий и четвертый элементы ИЛИ, преечсм Выходы сумматоров по модулю двя группысоединены с входами второго элемента ИЛИ и с группой информационных Входов регистра идентификации отказа, гыхад котарага.является выходом идеятификации отказа устройства. Вьгхад второго элемента ИЛИ соединен с перВым инверсным входом первого элемецта И и инверсными входами второго и третьего элементов И, первый Вые,од ГЕНЕРЯТОРЯ ТЯКТОВЫХ ИМПУЕЕЬСОВ СОЕЦЕ; нец с прямым входом первого элемента И, Выход которого соединен с Входом синхронизации регистра адреса, вьгход которого соединен с первым информационным входом второго коммутатора адреса и входом блока элементов 1 Е, выход которого соединен с вторым информационным входом второго коммутатора адреса, выход второго коммутатора адреса соединен с адресным входом блока памяти микропрограмм, второй выход генератора тактовых импульсов с.оединен. с прямым входом второго элемента127719Й, выход которого соединен с входом синхронизации блока памяти микропрограмм и Т-входом первого триггера фиксации отказов, нулевой выход которого соединен с первым входом четвер 5 того элемента И, выход которого соединен с первым входом третьего эле,мента ИЛИ, выход которого соединен с входом синхронизации регистра индификации отказа и с первым входом чет О вертого элемента ИЛИ, второй вход которого соединен с выходом разрядаметки окончания работы регистра нанокоманд, выход четвертого элемента ИЛИ соединен с К-входом триггера запуска, 15 выходы разрядов адресов нанокоманды блока памяти микропрограмм соединены с первой группой информационных входов блока коммутаторов адресов и входами блоков элементов НЕ группы, вы О ходы которых соединены с второй группой информационных входов блока коммутаторов адреса, выходы которого соединены с адресными входами соответствующих блоков памяти нанокоманд 25 группы, информационные выходы которых соединены с информационными входами " соответствующих сумматоров по модулю два группы выходы которых соединены с прямыми и инверсными управляющими входами соответствующих коммутаторов блока коммутаторов адресов, выходы разрядов признака четности блоков памяти нанокоманд группы соединены с разрешающими входами соответствующих35 сумматоров по модулю два руппы, выходы разрядов кода проверяемых логических условий, модифицируемого разряда адреса, немодифицируемых разрядов адреса, адресов нанокоманды блока памяти микропрограмм соединены с информационными входами сумматора по модулю два, выход разряда признака О 51 Очетности блока памяти микропрограмм соединен со стробирующим входом сумматора по модулю два, выход которого соединен с прямым и инверсным управляющими входами второго коммутатора адреса, вторым инверсным входом перзого элемента И, инверсным входом пятого элемента И, вторым входом четвертого элемента И, инверсным входом шестого элемента И и с разрядом информационного входа регистра идентификации отказа, выход шестого элемента И соединен с К-входом первого триггера фиксации отказов, третий выход генератора тактовых импульсов соединен с прямым входом пятого элемента И, третьим входом четвертого элемента И и прямым входом шестого элемента И, первый выход генератора тактовых импульсов соединен с первыми входами седьмого и восьмого элементов И, выход восьмого элемента И соединен с вторым входом третьего элемента ИЛИ, выход пятого элемента И соединен с входами синхронизации блоков памяти нанокоманд группы, Т-входом второго триггера фиксации отказов и входом элемента задержки, выход которого соединен с прямым входом третьего элемента И, выход которого соединен с входом синхронизации регистра нанокоманд и вторым входом седьмого элемента И, выход которого соединен с К-входом второго триггера фиксации отказов, нулевой выход которого сое-.динен с вторым входом восьмого элемента И, третий вход которого соединен с выходом второго элемента ИЛИ, нулевой выход триггера запуска соединен с установочными входами блока памяти микропрограмм и блоков памяти нанокоманд группы.1277105 Составитель Д.ВанюхинТехред И.Попович Кор ктор опча тор А.Обруч Подписное ака оизводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная 4Э 67/42 ВНИИПИ Государств по делам изобр 113035, Москва, Ж