Устройство для формирования адреса буферной памяти

, СОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК Ш С 06 Р 9/36 13 ЗОБРЕТЕНИЯ ИСА СКОМУ СВ ЬСТВУ.(56) 1. Техническое описание ЕС 10602. Патент США У 3840862,(54)(57) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯАДРЕСА БУФЕРНОЙ ПАМЯТИ, содержащееблок памяти, регистр, первый мультиплексор, шифратор, три элементачетыре элемента И, два элемента НЕпричем адресный вход устройствасоединен с первым адреснымвходомблока памяти, информационный входкоторого соединен с выходом первогоэлемента НЕ, вход которого соединенс выходом первого элемента ИЛИ, входы которого соединены с выходамипервого и второго элементов И,управляющий вход блока памяти соеди"пен с выходом второго элемента ИЛИ,входы которого соединены с. выходамитретьего и четвертого элементов И,первые входы которых соединены свходом разрешения коррекции активности, информационные входы устройства соединены с входами шифратора,первый и второй выходы которого соединены с первым информационным входом первого мультиплексора, третийвыход шифратора соединен с управляющим входом первого мультиплексо-.ра, выход которого соединен с инфоротл с цел ИЛИ,ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТ 1,ЯО 1126954 мационным входом регистра, синхровход которого является первым сцнхровходом устройства, а выход регистра является выходом устройства,и ч а ю щ е е с я тем, что,ью уменьшения аппаратных затрат, устройство дополнительно содержит триггер и второй мультиплексор, причем выход второго элементаНЕ соединен с первым входом первогоэлемента И, а его вход соединен спервым входом второго элемента И,первым входом третьего элемента ИЛИи вторым адреснья входом блока памяти, выход которого соединен с пер- .вым информационным входом второгомультиплексора, выход которого соединен с информационным входом триггера, выход которого соединен с вто- вамрым входом третьего элемента ИРЛ,выход которого соединен с третьим дадресным входом блока памяти,выход которого и выход триггера )ией,соединены с вторым информациониымвходом первого мультиплексора, третий выход шифратора соединен с уп- ффравляющим входом второго мультиплексора, второй информационный вход которого соединен с вторым входом первого элемента И, второй вход четвертого элемента И, синхровход триг,гера, второй вход третьего элементаИ и вход второго элемента НЕ соединены соответственно с вторым, третьим фрчетвертым и пятым синхровходамиустройстваИзобретение относится к вычислительной технике и может быть использовано в буферной памяти ЭРМ,Известно устройство, которое определяет номер блока буферной памяти, 5подлежащий удалению по алгоритму 1 Йс 1(первым замещается блок, к которомудольше всего не было обращений) 1 11.Недостаток известного устройства -большие аппаратные затраты. Пристепени ассоциативности буфернойпамяти ( п = 2,4,8,16) число условныхединиц памяти,цля отслеживания активности данных равно 1, 6, 28, 120.Таким образом, количество схем управления значительно возрастаетс увеличением Л,сНаиболее близким к предлагаемомуявляется устройство, содержащеепамять ак вивности, регистр, первый 20мультиплексор, шифратор, первый ивторой элементы ИЛИ, первый и второйэлементы И первой группы злементов И; первый и второй элементы Ивторой группы элементов И, первый 25элемент НЕ, причем адресчый входустройства соединен с первым адресным вхоцом памяти активности, информационный вход которой соединен свыходом первого элемента НЕ влад ЗОкоторого соединен с выходом первогоэлемента ИЛИ, входы которого соединены с выходами элементов И первойгруппы элементов И, управляющий входпамяти активности соединен с выходом второго элемента ИЛИ, входыкоторого соединены с выходами. элементов И второй группы элементов И,первые входы которых соединены с первым управляющим входом устройства,вторые управляющие входы устройствасоединены с входом шифратора первыйи второй выходы которого соединеныс первыми информационньпп входамипервого мультиплексора, третий выход,шифратора соединен с управляющим,входом первого мультиплексора, выходкоторого соединен г. информационнымвходом регистра, синхровход которогоявляется первым синхровходом устройства .а вь 1 ХОД регистра являетсяВыхОДОм устройства 1 2 а Недостаток данного устройствабольшие затраты оборудования. ляреализации устройства требуется (ю) 55элементов памяти. Причем числосхем управления возрас:тает с увеличением и,Цель изобретения - уменьшениеаппаратных затрат Поставленная цель достигается тем, что устройство для формирования адреса буферной памяти, содержащее блок памяти, регистр, первый мультиплексор, шифратор, три элемента ИЛИ, четыре элемента. И, два элемента НЕ, причем адресный вход устройства соединен с первым адресным входом блока памяти, информационный вход которого соединен с выходом первого элемента НЕ, вход ко. торого соединен с выходом первого элемента ИЛИ. входы которого соединены с выходами первого и в-.орого элементов И, управляющий вход блока памяти соецинен с выхоГом второго элемента ИЛИ, входы которого соединены с выходами третьего и четвертого злемецтсв И, первые входы которых соединены с входом разрешения коррекции активности, ицформационные входы устройства соединены с входами шифратора, первый и второй выходы которого соединены с первым информационным входом первого мультипл-;:. ора, третий выход шифратора соединен с управляющ"в входом первого мультиплексора, вьг оц которого сое- динен с информационным входом рс.гистра синхровход которого является первым синхровходом устройства, а выход регистра является выходом устройствацополнительцо содержит триггер, и второй мультиплексор, причем выход второго элемента НЕ соединен с первым входом первого элемента И, а его вход соединен с первым входом второго элемента И, первым входом третьеГо элемента ИЛИ и вторым адресным входом блока памяти, выход которого соединен с первым ицформацибнным входом второго мультиплексо. ра выход которого соединен с инфор- мационным входом триггера, .выходкоторого соединен с вторым входом третьего элемента Ю 1 И. выхоц которого соединс.ц с третьим адресным входом блока памяти. выход которого.и выход триггера соединены с вторым информационным входом первого муль-. типлексора, третий вьгход шифратора соединен с управляющим входом второ. го мультиплексора, второй информационный вход которого соединен с: вторым входом первого 1 лемс.цга И,1 1 строкаО2 строка трока трока де 1, 2 В табл. 1 п ки и ти. иру я корретой ан строк бу тся активносамчти (БП) Т абли од, записываемый в ячеики активнос 9 строки к которойпроисходит обращение ячеика 2 йка еика не изменяется е изменяетс не изменяется 0 е и.=меняетс бозначения: Х трокаой 4 О показано, какая В табл, БП является (кандитатом состояние н минимально актна удаление). провер выходы стся, триги намя ветстгера 5блока 1ти соотвенно. абл Номер минимально активнойстроки БП Блок 1 памяти пред ин элемент памяти, исле колонок в=64 и = 4 используется эле организацией 256 1 авляет собой од апример при числе строк 0 т памяти Содержимотывается нати при подачразрядного)16 устройствдов на адрес Х 4 Х 30 3 11второй вход четвертого элемента И,синхровход триггера, второй входтретьего элемента И и вход второгоэлемента НЕ соединены соответственнос вторым, третьим, четвертым и пятым синхровходами устройства.На чертеже представлена блок-схема устройства,Устройство содержит блок 1 памятирегистр 2, первый мультиплексор 3.шифратор 4, триггер 5, второй мультиплексор 6, элементы И 7 - 10, пер-.вый 11, второй 12 и третий 13 элементы ИЛИ, первый 14 и второй 15 элементы НЕ, адресный вход 16 устройст-.ва, первый 17 и второй 18 управляющие входы устройства, первый 19,второй 20, третий 21, четвертый 22и пятый 23 синхровходы устройства,выход 24 устройства, первый 25, вто 26954 4рой 26 и третий 27 выходы шифратора 4, адресные входы 28 - 29 блока 1памяти, выход 30 триггера 5, выход 31блока 1 памяти.Ниже изображена граФ-схема, показывающая какая строка буферной памятиявляется максимально активной е нужной ячейки счивыходе 31 блока 1 памяе на нее адреса (шестиколонки на адресный вха и двух старших разряные входы 28 и 29.1126954 Б табл. 3 (ддя приведенной нафиг. 1 схемы адре.адин блока 1памяти) показано, каьсая ячейка блоТ а б л и и а 3 Информация на адресных входахр и с Ф адресного входа 28 Номер ячейки памяти,(по гра-схеме),содержимое которойсчитывается код нг используется Т аб;1 кца 4 Выходы шифратораГ Входы шифратора Сравнение Б 4-йс:троне БП 2(-,О 0 О О 0 О О О О П р и м е ч а н и е: О на одно:; нз входов шифратора указыаае-:, что в115соответ".твую 10 ей строке сравсчниха адресов буферной памя 1, сразнення не нроизошлэ Информация с выхода элемента НЕ 14 записывается в адресуемую ячейку.блока 1 памяти при появлении на его управляющем входе единичного сигнала,5 поступающего с выхода элемента ИЛИ 12,Шифратор 4 преобразует четырехразряцный результат сравнения (четыре соответствующих адреса справочника адресов буферной памяти сравЧ 3Сравнение Сравнение воСравнениев 1-й стро-й .строкев 3-йке БПНПстроке БП ка 1 памяти (в пределах заданнойколонки) выоирается в зависимостиот кода на ее адресных входах 28 и 29. Йиваются с:;ыдаваемым процессорам адресом) с. управляющего входа 18 устройства ь двухразрядный адрес с.троки буферной памяти (выходы 25 и 26), в которой расположена нужная информация., а также вырабатывает признак сравнения 1,выход 27).."абл. Б поясняет работу шифратова чаГ1126954 1 О 15 20 25 ЗО 35 40 45 Адрес ячейки буферной памяти сос. тавляется из содержимого регистра 2 и добавленных разрядов с адресного входа 16 устройства.В случае, когда запрашиваемая процессором. информация есть в буферной памяти, "0" на выходе 27 шифратора 4 разрешает передачу адреса строки буферной памяти (выходы 25 и 26) через мультиплексор 3 на вход регистра 2.Кроме того, производится коррекция содержимого блока 1 памяти. Активность строки, в которой обнаружены нужные данные должна. стать максимальной.В цикле, в котором необходима коррекция, на управляющий вход 17 уст,ройства .поступает единичный сигнал, который разрешает прохождение импульсов с синхровходов 22 и 20 устройства на управляющий вход элемента памяти блока 1 памяти. По этим импульсам в адресуемые ячейки памяти активности записывается информация с выхода элемента НЕ 14, В первой половине цикла процессора на синхровход 23 устройства поступает потенциал первой половины цикла, который подается на адресный вход 28 блока 1 памяти и на один из входов элемента ИЛИ 13. Таким образом передается первая (для заданной .колонки) ячейка активности (см. табл. 3).В первой половине цикла процессора в адресуемую ячейку блока памяти (1-я ячейка на граф-схеме) занесется "1", если сравнение произошло в 1-й или во 2-й строке и "0" если - в 3-й или 4-й. "О" на выходе 27 шифратора 4 разрешит прохождение через мультиплексор. 6 информации с выхода 25 шифратора 4, которая заносится в триггер 5 Йо импульсу, поступающему на синхровход 21 устройства. Поэтому во второй половине цикла процессора, когда на синхровходе 23 устройства появится"0", будет адресоваться (сл;.табл.З;2-я ячейка активности, если сравнение произойло в 1-й илп во 2-ойстроке БП, и 3-я ячейка при сравнении в 3-й или 4-й строке буФернойпамяти. Во второй половине цикла .в адресуемую ячейку блока 1 памятизапишется "0, если сравнение произошло во 2-й или 4-й строке буфернойпамяти, или "1", если сравненпепроизошло в 1-Й или 3-й строкебуферной памяти. Иа этом цикл коррекции будет закончен,В случае, когда в буферную памятьдолжны быть загружены новые данные(сравнение не произошло), в регистр2 должен быть занесен адрес минимально активной строки буфернойпамяти.Аналогично, как и прп коррекцииактивности, в первой половине циклабудет адресоваться первая (для заданной колонки) ячейка активностии "1" на выходе 27 шифратора 4разрешит прохождение на вход триггера 5 инфориации с выхода 31 блока 1памяти, которая заносится в триггер5 в первой половине цикла процессора.Во второй половине цикла процессора считывается содержимое второй .или третьей ячейки в зависимости отсодержимого триггера 5 (си. табл. 3)Такии образом, к концу цикла процес-сора на шинах 30 и 31 будет установ-"лен адрес мипииально активной строки(см. табл. 2) . " 1" па выходе 27 шиФра"тора 4 разрешит прохождение этого ко;- да через мультиплексор 3 на вход регистра 2 и установится в нем по импульсу на синхровходе 19 устройства,Таким образом, в нредлагаелоиустройстве используется один элементпамяти для хранения кода активностистрок БП и простая схема коррекциикода активности и Форлирования адресастроки БП,тель Г, По:1 омаИ. Еуэьиак ПодцсвоеСр з.ира,", 69дарствеинизобретена, И"35.,ого комитета ий и сткрь 1 ти Раушскал паб Филиал КШ "Латецт ул Проектна. скГОрод 693/37 ЗНИЕй Гасу по делах 13035, Иоскн