Устройство для вычисления функций синуса и косинуса

)5 6 0 ОПИ Т ВИДЕТЕЛ ЬСТВ АВТОРСКО того, что ведливы го), х( - ,Д, Предложенно ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(71) Институт проблем моделирования вэнергетике АН УССР(56) Авторское свидетельство СССРМ 1001093, кл. О 06 Р 7/548, 1981,Авторское свидетельство СССРМ 1146661, кл, 6 06 Р 7/548, 1984,Авторское свидетельство СССРМ 1012249, кл. 6 06 Р 7/548, 1981,(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯФУНКЦИЙ СИНУСА И КОСИНУСА(57) Изобретение относится к вычислительной технике, в частности к устройствам длявыполнения математических операций вдвоичном представлении, и может быть применено в качестве спецпроцессора в комплексе с вычислительной машиной дляоперативного вычисления функций у= зи х;= сов х. Цель изобретения - повышение Изобретение относится к цифровым вычислительным машинам, в частности к устройствам для выполнения математических операций в двоичном представлении, и может быть использовано в любой отрасли народного хозяйства, где необходима реализация вычислительного процесса в реальном масштабе времени, наприл 1 ер, для исследования быстроизменяющихся процессов, протекающих в сложных динамических объектах,Цель изобретения - повышение точности вычисления функций,На фиг, 1 показана блок-схема предлагаемого устройства для вычисления функочности вычисления функций. ойства можно описать, исходядля Функций у з)п х, а сов х сп ледующие соотношения;-и=ЖуО) х(е устройство позволяет вычислить функции уви х, х =- сов х для двоичного разрядного аргумента за один такт работы схемы с требуемой точностью, Применение его возможно при решении самого широкого круа задач, связанных с моделированием, решением задач в реальном масштабе времени, требующих высокую точность и быстродействие; Устройство содержит коммутаторы 1(1), 1(2),1(п), блоки вычисления частицной суммы 2(1,1), 2(1,2).2(гп,1) (еп = 2 п), преобразователи 3(1), 3(2),3(п - 1), комбинационные сумматоры 4.1, 4,2, 3 ил. ций у - в)п х, хсов х; на фиг,2 показана . блок-схема блока частичной суммы на фиг. 3 - один из возможных вариантоэ коммутаторлУстройство содержит коммутаторы 1(1), 1(2)1, ( - и), блоки вычисления частичной суммы 2(1.1(б 2(1.2).2(п).1), (еп " 2 п), преобразователи в дополнительный код 3(1), 3(2), 3(Ь), (Ь - п), комбинационные сумматоры 4(1), 4(2).Блок вычисления частичной суммы, схема которого показана на фиг;2 содержит коммутатор с одним управляющим входом 8, умножители 5, сумматор 6, 1827673- 1 гу - -= -го) х( -=о г =--у).х(1- 1=О где= 1, 2, 3 и20при г(0) = 1, у(0) = 0где х - разряды аргументау и г - разряды функции,Произведем анализ точности работы устройства: пусть аргумент равен25х = 0,01111001(2) = 0,4726362 рада27 18 фЧисло разрядов аргумента и = 8у(0) = О; г(0) = 1;у(1) = г(0) х(1) = 0;г(1) = -у(0) х(1) = 0;у(2) = г(О) х(2) + 1/2 г(1) "х(1) = 1,г(2) = -у(о) х(2) - 1/2 у(1) х(1) - 0;у(3) = г(0) х(3) + 2/Зг(1) х(2) + 1/Зх(2);х(1) 1;г(3) = -у(О) х(3) - 2/Зу(1) х(2) - 1/Зу(2) х(1)" О 35у(4) = г(0) х(4) + 3/4 г(1) х(3) + 2/4 г(2) х(2)++ 1/4(3) х(1) = 1;г(4) = -у(0)/х(4) - 3/4 у(1) х(3) - 2/4 у(2)х(2)-1/4 у(3) х(1) = - 0,1 "2",у(5) = 1;40г(5) = -1;у(б) =.0,00101011 "2";г(6) = -1,1 "2";у(7) = -0,1 "2",г(7) = -10 "2";у(8) = -1;г(8) = -1,01110101 "2"Значение функции в предлагаемом уст-,ройствеу ". 0,01110101 "2" = 0,4571312510"т.е, зи (0,4726562) = 0,45713125г = 0,11100100 "2" = 0,890625 "10"т.е. сов(0,4726562) = 0,890625.В прототипези (27) =- 0,4414062; сов(27")0,98453125;Точное значение функциивп(0,47265 б 25) = 0,455253; зп(27 О).=0,45407959; ЗО Все элементы схем фиг.1 и 2 могут быть реализованы на любых известных стандартных логических элементах.Коммутатор может быть, например, реализован п схеме приведенной на фиг, 3. где 7(1); 7(2.7(с), (с .= и+1) двухвходовые схемы И.Работу устройства можно описать, исходя из того, что для функций у - ви х и гсов х справедливы следующие соотноше- "0 ния: сов(0,47265625) = 0,890362; сов(27) = =0,891006531; .. Относительная погрешность предлагаемого устройства0,45713125 - 0,455253 04 25 1 -г,0,4552530,890625 - 0,890362 0 295110 з0,890362Относительная погрешность прототипапри х =270,45407959 - 0,4414062 0 0-1,У" Р 0,454079590,89453125 - 0,891006531 10-2,0,891006531Точность вычислений в предлагаемом устройстве на порядск выше.Рассмотрим работу устройства на конкретном примере расчета функции у = зи х, г= сов х,Ограничимся пятью разрядами (и = 5). Мантисса аргумента Х"2" = 0,01111 подается поразрядно на соответствующие шины входной кодовой комбинации 1, 2, 3, 4, Первый разряд, равный О, поступает на первые управляющие входы 1, 2. 3, 4-го коммутатора. На вторые управляющие входы которых поступают соответственно 1. 2, 3,4-й разряды кодовой комбинации, равные 0,1,1,1. Все коммутаторы остаются в закрытом состоянии, и на их выходах установится код 00.00000 (старший разряд - знаковый). С выхода первого коммутатора код 00.00000 поступает на вход первого преобразователя в дополнительный код, остается неизменным и далее. поступает на вход третьей разрядной дискреты второго комбинационного сумматора, со сдвигом на два разряда, и, одновременно подается на входы разрядной дискреты блоков частичной суммы первой группы. На информационный вход первого блока частичной суммы подана двоичная константа 0,01010, на вход частичной суммы поступает третий разряд входной кодовой комбинации, равный 1, на управляющий вход - первый разряд кодовой комбинации, равный О, На выходе первого блока частичной суммы первой группы устанавливается код 01.00000, На информационный вход второго блока частичной суммы первой группы подана константа 0,10000. На вход частичной суммы поступает четвертый разряд входной кодовой комбинации, равный 1, на управляющий вход- второй разряд, равный 1. На выходе второго бло частичной суммы первой групгю пГраэуе 1 ся результат 01.00000. На ин , )р".л,и.нныйвход третьего блока частичной суммы первой группы подана константа 0,10011. На вход частичной суммы поступает пятый разряд входной кодовой комбинации, равный 1, на управляющий вход - третий разряд, равный 1. На выходе. третьего блока частичной суммы первой группы образуется результат 01.00000. На информационный входпервого блока частичной суммы четвертой труппы константа 0,01010, на вход частичной суммы поступает код с выхода второгокоммутатора, на вход разрядной дискреты поступает второй разряд входной кодовой комбинации, равный 1, на управляющийвход - первый разряд входной кодовой комбинации, равныйО.На выходе данного блока частичной суммы вырабатывается результат, равный 00.00000. На информационный вход второго блока частичной суммы 10 четвертой группы подана константа 20 0,10000, На вход частичной суммы доступа-. ет результат с третьего коммутатора, на управляющий вход и вход разряднойдискреты поступает второй разряд входнойкодовой комбинации, равный 1. На выходеблока образуется результат, равный00,10000. На информационный вход третьего блока частичной суммы четвертой группыподана константа 0,10011. На вход частичной суммы поступает результат с четвертого коммутатора, на вход разрядной дискреты поступает второй разряд входной кодовой комбинации, равный 1, на управляющий вход - третий разряд входной кодовой комбинации, равный 1. На выходе третьего блока частичной. суммы четвертой группы образуется результат 00,10011. С выходапервого блока частичной, суммц первой группы результат поступает на вход четвер;той разрядной дискретц первого комбинационного сумматора, со сдвигом на три разряда00 00100, и, одновременно поступает на 45вход разрядной дискретц блоков частичной суммы пятой группы. Результат, равный 00,0000, с выхода первого блока частичной суммы четвертой группы поступает на вход второго преобразователя в дополнительный код, остается неизменным и поступает на вход четвертой разрядной дискреты второго комбинационного сумматора, со сдвигом на три разряда вправо и, одновременно на входы разрядной дискреты блоков частичной суммы второй группы, На информационный вход первого блока частичной суммы второй группы подана константа 0,01000, на вход частичной суммы поступает код с выхода второго блока частичной суммы первой группы 01,0000, на управляющий вход - первый разряд входной кодовой комбинации, равный О. Ка выходе первого блока частичной суммы второй группы образуется результат 01.00000. На информационный вход второго блока частичной суммы второй группы подана константа 0,01 100, на вход частичной суммы поступает код с выхода третьего блока частичной суммы первой группы, на управляющий вход второй разряд входной кодовой комбинации, равный 1, На выходе второго блока частичной суммы второй группы образуется результат 01.00000. Результат с выхода первого блока частичной суммы второй группы поступает на вход пятой дискреты первото комбинационного сумматора со сдвигом на четыре разряда вправо 00,00001 и, одновременно на вход разрядной дискреты первого блока частичной суммы шестой группы, На информационный вход первого блока частичной суммы пятой группы подана константа 0,01000, на вход частичной суммы поступает код 00,10000 с выхода второго блока частичной суммы четвертой группы, на вход разрядной дискреты код 01,00000, на управляющий вход - первый разряд входной кодовой комбинации, равный О. На выходе первого блока частичной суммы пятой группа образуется код 00.10000. На информационнь, й вход второго блока части: ной суммы пятой группы подана константа 0,01 1 00, на вход частичной суммы с выхода третьего блока частичной суммы поступает код 00,10011, на вход разрядной дискреты 01,00000, на управляющий вход поступает второй разряд входной кодовой комбинации, равный 1, На выходе второго блока частичной суммц пятой группы образуется результат 00.11 1 1 1. С выхода первого блока частичной суммы пятой группы результат поступает на третий преобразователь в дополнительный код. Результат, равный 11,100000, с выхода преобразователя в дополнительный код поступает на вход пятой разрядной дискреты второго комбинационного сумматора со сдвигом на четыре разряда вправо 11 111110000 и одновременно поступает на вход разрядной дискреты первого блока частичной суммы третьей группы на информационный вход которого подана двоичная константа 0,00110, на вход частичной суммы код 01,00000 с выхода второго блока частичной суммы второй группы, на управляющий вход подан первый разряд входной кодовой комбинации, равный О. На выходе первого блока частичной суммы третьей группы образуется результат, равный 01,00000, который поступает на вход шестой разрядной . дискретц первого комбинационного сумматора со сдвигом на пять разрядов вправо 00,00001. Иа информационный вход перео 182767310 25 дискреты код единицы 1,00000, второй код 30 35 40 50 го блока частичной суммы шестой группы подана константа 0,00110, на вход частичной суммы поступает результат 00,11111 с выхода второго блока частичной суммы пятой,группы, на вход разрядной дискреты 01,00000, на управляющий вход постбает первый разряд входной кодовой комбинации, равный О. На выходе первого блока частичной суммы шестой группы образуется результат 00,11111, который поступает на вход четвертого преобразователя в дополнительный код. С выхода четвертого преобразователя в дополнительный код результат, равный 11,00001 поступает на вход шестой разрядной дискреты второго комбинационного сумматора со сдвигом на пять разрядов вправо 11,11111000001, На входы разрядных дискрет первого комбинационного сумматора также поступают первый код нуля, второй-первый разряд входной кодовой комбинации со сдвигом на один разряд 0,0, третьей - второй разряд входной кодовой комбинации со сдвигом на два разряда 0,01, На выходе первого комби-. национного сумматора Формируется окончательный результат у" 0,01111, На входы разрядных дискрет второго комбинационного сумматора кроме вышеперечисленных также поступают; на вход первой разрядной нуля. На,его выходе Формируется окончательный результат = 0,1111000001.Изобретение было создано в порядке выполнения НИР по теме "Разряд" по плану Президиума АН УССР.Ожидаемый экономический эффект от использования изобретения составит 1197,37 руб/год. Формула изобретения Устройство для вычисления функций синуса и косинуса, содержащее два коммутатора, (и)/2, где п - разрядность входного аргумента, преобразователей в дополнительный код, отличающееся тем,что,с целью повышения точности, в него введены пкоммутатора, (и)/2 преобразователя в дополнительный код, 2 пгруппы блоков вычисления частичной суммы, два комбинационных сумматора, причем первые управляющие входы коммутаторов являютса входами первого разряда кодовой комбинации устройства, вторые управляющие входы -го (где= 1,2,п) коммутаторов являются входами соответственно -го разряда кодовой комбинации устройства,информационный вход -го коммутатора соединен с входом двоичной соответствующей константы устройства, выход первого коммутатора соединен с входом первого преобразователя в дополнительный код, вы.ход которого соединен с входами разрядной дискреты блоков вычисления частичной суммы первой группы, состоящей из (п).х 5 элементов, входы частичной суммы )-го (где.) - 1,2п) блока вычисления частичной суммы первой группы являются соответст венно входами 0+2)-го разряда кодовой комбинации устройства, информационныевходы к-х блоков вычисления частичной сум-мы Яи 0+и1 групп соединены с входом -.константы устройства, равной К/(К+)+1), (где К" 1(п1 Я, управляющие входы к-х блоков вычисления частичной суммы )-й и 5 0+и)-й группы являются входами К-го разряда кодовой, комбинации устройства, выход 0+1)-го коммутатора соединен с входами частичной суммы 1-го блока частичной сум мы (и)-й группы, входы разрядной дискре ты которых соединены с входом второгоразряда кодовой комбинации устройства, выход -го разряда первого блока вычисления частичной суммы -й группы соединен с, входом (+3)-й разрядной дискреты (+2)-г 0 разряда первого комбинационного сумматора и с входами разрядной дискреты блоков вычисления частичной суммы (+и)-й группы, выход -го блока частичной суммы -й группы соединен с входом частичной суммы (-1)-го блока частичной суммы (+1)-й.группы, где ( = 2, и1), выход первого блока вычисления частичной суммы (и)-й соединен с входом (п+1)-й разрядной дискреты п-го разряда первого комбинационного сумматора, выход первото блока вычисления частичной суммы (+и) й группы соединен с входом -го преобразователя в дополнительный код, который соединен свходом (+2)-го разряда ( + 3)-й разрядной ди-скреты второго комбинационного суммато-.ра и с входами разрядной дискреты блоков вычисления частичной суммы(+1)-й группы, .выход -го блока частичной суммы (+и)-й группы соединен с входом частичной суммы 45 (-1)-го блока частичной суммы (+и)-й группы, выход первого блока вычисления частичной суммы (2 п)-й группы соединен с входом (п)-го преобразователя в дополйительный код, выход (и)-го преобразователя в дополнительный код соединен с входом и-го разряда (и+1)-й разрядной дискреты второго комбинационного сумматора, вхо-ды первой и второй разрядных дискрет второго комбинационного сумматора соединен 55 с входом логического нуля, входы второй,третьей разрядных дискрет первого комбинационного сумматора являются входом соответственно первого и второго разрядов кодовой комбинации устройства, на вход первой разрядной дискреты рторого комби 1827673национного сумматора подан код логической единицы устройства, при этом блока вычисления частичной суммы содержит коммутатор, умножитель, сумматор, управляющий вход коммутатора блока соединен с управляющим входом блока вычисления частичной суммы, информационный вход коммутатора блока соединен с входом разрядной дискретц блока вычисления частичной суммы, выход коммутатора блока соединен с первым информационным входом умножителя, второй информационный вход которого является информационным входом блока вычисления частичной суммы, 5 выход умножителя соединен с первым входом сумматора. второй вход которого является входом частичной суммы блока вычисления частичной суммы, выход сумматора является выходом блока вычисления 10 частичной суммы.Р1827673 Составитель Л.ЛитвиненкоТехред М.Моргентал Корре Реда кто Н.Кешеля Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 1 Заказ 2359 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., 4/5