Устройство формирования адреса памяти

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1827674 9) .ь 2 51)5 0 06 Р 12/ Б 2 ски."с институт выинский и И.В,Котво СССР 12/04, 1989, СССР 12/04, 1991.МИРОВАНИЯ тение относится в частности к ус има (ТР), ре, второй деентов И 10 и С ОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(57) Предлагаемое изобревычислительной технике,Изобретение относится к цифровой вычислительной технике, в частности к устройствам формирования адреса памяти ЭВМ, и может быть использовано в каналах ЭВМ для формирования обращения к памяти.Цель изобретения - расширение функциональных возможностей устройства за счет возможности расслоения принимаемого массива информации и слияния выдаваемых массивов информации при возможности независимого изменения количества и размера массивов информации,На чертеже приведена функциональная схема устройства,Устройство содержит и-разрядный коммутатор 1 адреса (КА), и-разрядный регистр 2 адреса (РА), и одноразрядных сумматоровиз которых си старших сумматоров 3 составляюг первую группу, а (и - ги) сумматоров 4 составляют вторую группу, регистр 5 модификации адреса (РМ), ссервьсй дешифроиствам формирования адреса памяти, и может быть использовано в каналах ЭВМ для формирования адреса информации, Сущность изобретения заключается в том, что благодаря включению в устройство регистра размера массива и второго дешифрэтора появляется воэможность независимого управления количеством и размером массивов, участвующих в выполнении процедур слияния или расслоения массивов. Это позволяет уменьшить время решения задач, требующих выполнения ука. занных процедур, и тем самым повысить реальную производительность ЭВМ, в состав которой входит данное устройство. 1 ил,ратор 6 (ДШ 1), триггер 7 режгистр 8 размера массива (РР)шифратор 9 (ДШ 2), (п 1 - 1) элемкоммутатор 11 переносов (КП),Информационные входьс устройства соединены с информационными входами регистров 5, 7 и первыми информационными входами коммутатора 1, выходы которого соединены с информационными входами регистра 2, выходы которого соединены выходами 13 устройства и с первыми входами сумматоров 3, 4, выходц сумм которых соединены с вторыми информационными входами коммутатора 1, Синхровход 14 устройства соединен с синхровходами регис 1- ров 2, 5, 8, С первого по шестой управляющие входы 15 устройства соединены с управлясощими входами коммутатора 1, регистра 2; регистра 5, входом установки в нуль триггера 7, входом установки в единицу триггера 7, управляющим входом реги 3 1827674- стра 8 соответственно. Выходы регистра 5соединены с информационными входамидешифратора б, вцходы которого соединены со вторыми входами сумматоров 3. Прямой выход триггера 7 соединен с входами 5блокировки дешифраторов б, 9 и коммутатора 11, Выходы регистра 8 соединены с уп равлянщими входами коммутатора 11 иинформационными входами де шифратора9, выходы которого соединены с первыми 10входами элементов И 10, вторые входы которых соединены с выходами переносовследующих по номеру сумматоров 3 и следующими по номеру информационнымивходами коммутатора 11, выход которогосоединен с третьим входом младшего изсумматоров 4. Выхоц переноса старшего изсумматоров 3 соединен с первым информационным входом коммутатора 11. Выходыэлементов И 10 соединены с третьими входами соответствующих по номеру сумматоров 3. Выходы пеоеносов сумматоров 4соединены с третьими входами предыдущихпо номеру сумматоров, Второй вход младшего из сумматоров 4 соединен с инверсным выходом триггера 7, вторые входыостальных сумматоров 4 соединены с шиной логического нуля.Реализация предлагаемого устройствавозможна с помощью стандартных элементов вычислительной техники,Устройство работает следующим обра зом,Перед началом работы с помощью управляющих сигналов, поступающих на входы 15 устройства и синхросигнала,поступающего на вход 14 устройства, во всерегистры загружается информация, постулающая на входы 12 устройства. После этого на выходах 13 устройства выставляется 40начальный адрес памяти и устройство ожидает сигналов его модификации,Если триггер 7 находится в состоянии"0", то сигнал, соответствующий уровню логической единицы, с инверсного плеча триггера поступает на второй вход младшегоразряда сумматора. На выходах сумматораформируется очередной адрес, увеличенный на единицу по сравнению с начальным.Поскольку загрузка закончена, то коммутатор 1 настроен на работу по вторым входами пропускает очередной адрес на входы регистра 2, При обслуживании запроса абонента на обмен информацией выполняетсяобращение к памяти по адресу, установленному на выходах 13 устройства, и одновременно на один такт по второму входу изгруппы управляющих входов 15 на управляющий вход регистра 2 поступает сигнал разрешения приема. По ближайшему синхроимпульсу очередной адрес принимается в регистр 2, с выходов которого поступает на выходы 13 устройства и на входы сумматоров 3, 4 для очередной модификации. При обслуживании очередного запроса абонента процесс повторяется, Дешифраторц 6, 9 и коммутатор 11 заблокированы выходным сигналом триггера 7 и не участвуют в работе.Если триггер 7 установлен в единицу, то на второй вход младшего разряда сумматора поступает сигнал, соответствующий уровню логического нуля. Однако разблокируются дешифраторы б, 9 и коммутатор 11. Вследствие этого модифицироваться может только старшая часть адреса (разряды от 1 до в), а младшая его часть остается неизменной до тех пор, пока не выработается перенос, на который настроен коммутатор 11. Обьем памяти, участвующий в процедуре, определяется значением кода в регистре РР. Значение кода в регистре РМ определяет размер массива, Разность значений кодов в регистрах РР и РМ определяет количество массивов. Значение кода в разрядах регистра РА, не участвующих в модификации, определяет расположение указанных массивов в памяти, В такте работы, следующем за тактом, в котором выра-. батывается перенос, на который настроен. коммутатор 11, код в разрядах старшей части, участвующих в модификации адреса, станет равным нулю, а код младшей части увеличится на единицу, Код в разрядах старшей части, не участвующих в модификации адреса, остается неизменным в течение всей процедуры. В следующих тактах работь вновь будет модифицироваться только старшая часть адреса, а младшая будет оставаться неизменной до тех пор, пока вновь не выработается перенос, определяемый кодом в регистре РР. Таким образом, в процессе обмена с абонентом принимаемый от него массив информации будет расслаиваться по нескольким массивам, размер которых определяется кодом, хранящимся в регистре 5, а количество - разностью кодов, хранящихся в регистрах 8 и 5. При выдаче информации абоненту будет происходить слияние хранящихся в памяти массивов информации,Формула изобретения Устройство формирования адреса памяти, содержащее коммутатор адреса, регистр адреса, и сумматоров, регистр модификации адреса, дешифратор и триггер режима, причем информационный вход устройства соединен с информационным входом регистра модификации и первым информационным входом коммутатора адреса, выходкоторого соединен с информационным входом регистра адреса, выходы которого поразрядно соединены с выходами устройства и входами первых слагаемых всех сумматоров, выходы сумм которых соединены с разрядами. второго информационного входа коммутатора адреса, синхровход устройства соединен с синхровходами. регистра адреса и регистра модификации адреса, вход настройки, вход разрешения приема, вход модификации адреса,вход установки в "0", вход установки в "1" устройства соединены соответственно с управляющим входом коммутатора адреса, входом режима регистра адреса, входом режима регистра модификации, входом установки в "О" триггера режима и входом установки в "1" зтога триггера соответственно, выход регистра модификации адреса соединен с информационным входом дешифратора, выход 1-го разряда которого соединен с входом второго слагаемого 1-го (где 1 1гп) сумматора, выход переноса а-го (где а = пз + 1п) сумматора соединен с входом переноса (а - 1)-го сумматора, о т л ич а ю щееся тем, что, с целью расширения функциональных возможностей устройства путем расслоения принимаемого массива информации и слияния выдаваемых массивов информации при возможности независимого изменения количества и размера массивов информации, в него введены регистр размера массива, второй дешифратор, группа элементов И и а-входовый коммутатор переносов, причем информационные входы устройства соеди- Б нены с информационными входами регистра размера массива, выход которого соединен с управляющим входом коммута-.тора переносов и информационным входом второго дешифратора, выход которого сое динен с первыми входами элементов И группы, второй вход Ь-го (где Ь = 1п 1-1) элемента И группы соединен с выходом переноса (Ь+ 1)-го сумматора и (Ь+ 1)-м разрядом информационного входа коммутатора 15 переносов, выход которого соединен с входом переноса и-го сумматора, вход второго слагаемого которого соединен с инверсным выходом триггера режима, вторые входы с гп + 1 по и - 1 сумматоров соединены с 20 входом логического нуля устройства, выход переноса первого сумматора соединен с входом первого разряда коммутатора переносов, выходы 1-х элементов И группы соединены соответственно с входами пе реноса 1-х сумматоров, синхровход устройства соединен с синхровходом регистра размера,.вход режима которого соединен с входом размера массива устройства, прямой выход триггера режима соединен 30 с входами блокировки первого и второгодешифраторов и коммутатора переносов.1827674 Составитель И.Коро Техред М. Моргентал акто ректор. Н,Кешеля ГКНТ СССР ельский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 оизводственно-и каэ 2359 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открыти113035, Москва, Ж, Раушская наб 4/5