Генератор псевдослучайных кодов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЯО 1322431(51)4 НОЗК 38 ИСАНИЕ ИЗОБРЕТЕНИЯВУ ТОР ПСЕВДОСЛУЧАЙНЫХ25 литех ние может роля и дна Цель изобре нальных во атор содерж дослучайных блок 4 памят иггеров. Ввеэлементов и КЬ-тригг нверсные псе ескии инсти ович, И Донец и е, 1980. ВокаР ЬР М ГОСУДАРСТВЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ А ВТОРСКОМУ СВИДЕТЕЛЬСТ(57) Изобретвано для контвых устройств.рение функциоройства. Генермирования псевкоммутатор 3,и группу 6 трэлементов И,коммутатора 1формировать иды. 1 ил. быть использогностики цифротения - расшизможностей устит блок 1 форчисел, счетчик 2, и, дешифратор 5 дение группы 7 810 защиты, ера 12 позволяет вдослучайные ко 1322431Изобретение относится к импульсной технике и может быть использовано для контроля и диагностики цифровых устройств.Целью изобретения является расширение функциональных возможностей генератора за счет формирования инверсных псевдослучайных кодов.На чертеже приведена структурная схема генератора псевдослучайных кодов.Генератор псевдослучайных кодов содержит блок 1 формирования псевдослучайных чисел, счетчик 2, первый коммутатор 3, блок 4 памяти, выходы которого соединены с входами дешифратора 5, группу 6 триггеров, группу 7 элементов И, первый, второй и третий элементы 8 - 10 задержки, второй коммутатор 11, КЬ-триггер 12, группу 13 информационных шин, шину 14 тактовых импульсов, шину 15 управления, соединенную с входом управления первого коммутатора 3 и входом управления счетчика 2, вход синхронизации которого соединен с входом первого элемента 8 задержки и входами второго и третье о элементов 9 и 1 О задержки, выходы которых соединены соответственно с Ь-и Р-входами КЯ-триггера 12, выход которого соединен с входом управления второго коммутатора 11, входы первой и второй групп входов которого соединены соответственно с прямыми и инверсными выходами группы 6 триггеров, счетные входы которой соединены с выходами группы 7 элементов И, первые входы которой соединены с соот. ветствующими выходами деширратора 5, а вторые входы соединены между собой и с выходом первого элемента 8 задержки. Шина 14 тактовых импульсов соединена с входами синхронизации блока 1 формирова. ния псевдослучайных кодов и счетчика 2, выходы которых соединены соответственно с входами первой и второй групп входов первого коммутатора 3, выходы которого соединены с соответствукшими адресными входами блока 4 памяти, информационные входы которого соединены с соответствую- шими шинами группы 13 информационных шин.еператор псевдослучайных кодов раоотает следуюгцим образом.В режиме задания частоты переключения разрядов формируемых кодов на группу 13 информационных шин, т. е. на информационные входы блока 4 памяти, поступают коды номеров выходов устройства.Поступающий на вход управления первого коммутатора 3 сигнал управления подключает выходы счетчика 2 к адресным входам блока 4 памяти. Этим же сигналом разрешается работа счетчика 2 и происходит последовательное заполнение всех ячеек блока 4 памяти кодами номеров выходов устройства. Для каждого из кодов выбрано определенное число ячеек блока 4 памяти, в которые записывается код одного5 10 15 20 5 ЗО 35 40 45 5 О э 5 И того же выхода устройства, Это позволяет при условии равновероятного выбора адресов блока 4 памяти считывать из него коды номеров выходов устройства с заданной для каждого выхода частотой переключения. После окончания процесса заполнения блока 4 памяти на вход управления первого коммутатора 3 поступает сигнал управления, который отключает адресные входы блока 4 памяти от счетчика 2 и подключает их к блоку 1 формирования псевдослучайных чисел. На этом режим задания частоть; переключения каждого из разрядов генерируемых кодов завершается.В режиме генерации псевдослучайных кодов импульсы тактовой частоты, поступающие на шину 14 тактовых импульсов, обеспечивают формирование блоком 1 равномерно распределенных псевдослучайных чисел, поступающих на адресные входы блока 4 памяти, Код номера выхода устройства с выхода блока 4 памяти поступает на вход дешифратора 5 и обеспечивает возбуждение одного из его выходов, Задержанный на вре- мя срабатывания блока 4 памятч и дешифратора 5 первым элементом 8 задеркки импульс тактовой частоты поступает иа вторые входы группы 7 элементов И, вызывает переключение одного из триггеров группы 6 триггеров по счетному входу, который соответствует возбужденному выходу дешифратора 5.Так как К 8-триггер 12 в исходном положении установлен в .улевое состояние, то на входе управления второго коммутатора 11 сигнал равен нулю и на выходы устройства проходят сигналы с прямых выходов триггеров группы 6 триггеров.Таким образом, новый код на выходах устройства отличается от предыдущего кода только в одном разряде.Импульс тактовой частоты, пришедший на вход второго элемента 9 задержки, задерживается на время, необходимое для завершения переходных процессов в блоках 6, 7 и 11, и поступает на Я-вход КЯ-триггера 12, обеспечивая появление на входе управления второго коммутатора 11 единичного сигнала, что приводит к подключению на входы устройства инверсных выходов триггеров группы 6 триггеров, т. е. осуществляется формирование инверсного значения кода. Тот же импульс тактовой частоты, пришедший на вход третьего элемента 10 задержки, задерживается им на время, обеспечивающее равное время нахождения на выходах устройства прямого и инверсного кодов, и поступает на К-вход К 8-триггера 12, возвращая его в исходное состояние, то снова приводит к появлению на выходах устройства прежнего прямого значения кода.С приходом следующего тактового импульса процесс повторяется.1322431 Формула изобретения Составитель Ю. БурмистровРедактор Н.Лазаренко Техред И.,Верес Корректор 1 ПатайЗа каз 2876/53 Тираж 901 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж - 35, Раушская наб., д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Генератор псевдослучайных кодов, содержащий блок формирования псевдослучайных чисел, счетчик, первый коммутатор, блок памяти, выходы которого соединены с входами дешифратора, группу триггеров, группу информационных шин, шину тактовых импульсов, соединенную с входами синхронизации блока формирования псевдослучайных кодов и счетчика, выходы которых соединены соответственно с входами первой и второй групп входов первого коммутатора, выходы которого соединены с соответствующими адресными входами блока памяти, информационные входы которого соединены с соответствующими шинами группы информационных шин, отличающийся тем, что, с целью расширения функциональных возможностей за счет формирования инверсных псевдослучайных кодов, в него введены группа элементов И, первый, второй и третий элементы задержки, второй коммутатор, КЬ-триггер, шина управления, соеди ненная с входом управления первого коммутатора и входом управления счетчика, вход синхронизации которого соединен с входом первого элемента задержки и входами второго и третьего элементов задержки, 1 О выходы которых соединены соответственно сЬ- и К-входами КЯ-триггера, выход которого соединен с входом управления второго коммутатора, входы первой и второй групп входов которого соединены соответственно с прямыми и инверсными выходами груп пы триггеров, счетные входы которых соединены с выходами группы элементов И, первые входы которой соединены с соответствующими выходами дешифратора, а вторые входы соединены между собой и с выходом первого элемента задержки.