Устройство для отладки программ

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик пп 951314(22) Заявлено 2309.80 (21) 2984254/18-24 Р 11 М К з с присоединением заявки Мо(23) Приоритет 6 06 Р 11/28 Государственный комитет СССР по делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ Изобретение относится к вычислительной технике и может найти применение при автоматизированной отладке программ специализированныхцифровых систем управления в реальном масштабе времени.Известно устройство для отладкипрограмм, содержащее оперативнуюпамять, регистр числа, регистр адреса, регистр обмена, накопительна магнитной ленте, перфоратор иблок клавиатуры 1),Недостатком этого устройства является невысокая скорость отладкипрограмм.Наиболее близким к изобретениюпо технической сущности являетсяустройство дпя отладки программ,содержащее оперативную памятьОП (НЗБ), соединенную информационными входом и выходом с первым выходом и входом блока приема и выдачичисел и команд, второй выход которого является информационным выходомустройства, блок формирования адреса, соединенный выходом с адреснымвходом ОП, а первым входом - с адресным входом устройства, блок управления, первый и третий входы которого являются входами команд, а выход подключен к входу обращенияОП (2) .Недостаток этого устройства заключается в том, что оно не позволяетпроводить отладку основной программы в процессе ее выполнения, так кактребует остановки основной программы на время ее коррекции.А это не даетвозможности: проводить отладку программ при включении реальной аппаратуры в контур моделирования из-затого, что остановка отлаживаемойпрограммы приводит к появлению дополнительных запаздываний и искажению процесса моделирования.Цель изобретения - сокращениевремени отладки программ при работев реальном масштабе времени.Указанная цель достигается теи,что в устройство, содержащее блокпамяти, первый регистр числа, первыйрегистр адреса, блок управления,содержащий генератор импульсов,элемент ИЛИ, два элемента И, причемпервые вход и выход первого регистра числа подключены к первым выходу и входу блока памяти, второйвход которого подключен к выходупервого регистра адреса, первый З 0 вход которого является первым ад 951314ресным входом устройства, второйвыход первого регистра числа является первым информационным выходомустройства, третий вход блока памяти подключен к первому выходу генератора импульсов, вход которого подклЮчен к выходу элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам первого и второго элементов И, первый вход первого элемента И является первым входом команд обращения устрбйства, первый вход второго элемента И является вторым входом команд обращения устройства введены второй регистр числа, второй регистр адреса,1 О 15 блок приоритетного подключения каналон, содержащий два элемента И-НЕ, два Р-триггера, два элемента И,дна формирователя импульсов, причем пер; 20 вые вход и выход второго регистра числа подключены соответственно к второму выходу и четвертому входу блока памяти, пятый вход которого подключен к выходу второго регистра и четнертого элементов И подключены соответственно к Я и Я-выходам второго триггера, Р-нход которого объединен с вторым входом второго элемента И-НЕ и является вторым входом запросов устройства.На фиг.1 приведена функциональная схема устройстна; на фиг.2 блок управления, схема; на фиг.3 65 адреса, первый вход которого является вторым адресным входом устройства,вторые вход и выход нторого регистра числа являются соответственно ин"формационным входом и вторым информационным выходом устройстна, третий вход второго регистра числа ивторой вход второго регистра адреса объединены и подключены к выходутретьего элемента И и к входу первого Формирователя импульсов и является управляющим выходом устройстна, вторые входы первого регистрачисла и первого регистра адресаобъединены и подключены к 0-выходупервого Р-триггера и к входу второго формирователя, выход которого 40объединен с выходом первого формирователя импульсов и подключен ктретьему входу блока управления,второй выход которого подключен кС-входам первого и второго триггеров, Я-входы которых подключенысоответственно к выходам первогои второго элементов И-НЕ, первые входы которых объединены и подключенык выходу четвертОго элемента Й,первый вход которого объединен с первым входом третьего элемента И иподключен к .Я-выходу первого триггера, Р-вход которого подключен кнторому входу первого элемента И-НЕи является первым входом запросовустройства, вторые входы третьего блок приоритетного подключения ка -налов, схема,Схема устройства (фиг.1) нключае:регистр 1 числа, регистр 2 адреса,блок 3 памяти, блок 4 управления,блок 5 приоритетного подключенияканалов, регистр 6 адреса, регистр7 числа, информационные выходы 8, 9и вход 10, адресные входы 11 и 12,входы 13 и 14 команд обращения, входы 15 и 16 запросов на доступ вблок памяти, управляющий выход 17,элементы 18 и 19 И, элемент ИЛИ 20,генератор 21 импульсов, элементы 22и 23 И-НЕ, Р-триггеры 24 и 25, элементы 26 и 27 И, Формирователи 28и 29 импульсов, Устройство работаетсовместно с ЦВМ и специализированным нычислительным устройством (СВУ).Специализированное вычислительноеустройство является, в частности,цифровой управляющей частью системыуправления (БЦВМ - бортовая цифроваявычислительная машина), Оно реализует программу обработки исходнойинформации и вырабатывает управляющие сигналы на объект управления,а также выполняет другие функции.Перед началом отладки основнаяи служебная программы через регистры1 и 2 вводятся в ОП. Отладка основ -ной программы проводится с помощьюслужебной программы, которая предназначена для коррекции участков программы или отдельных команд и операндов основной программы, В устрои -стве имеются два канала доступа нОП: канал СВУ основной программы иканал ЦВМ служебной программы. Подключение каналов к ОП осуществляетсяблоком 5 по приоритетному принципуследующим образом. При операцияхвыборки из памяти от каналов поступают запросы на доступ в ОП. КаналСВУ имеет приоритет на доступ к памяти по отношению к каналу ЦВМ, т,е.при однонременном появлении запросов от СВУ и ЦВМ блок 5 подключаетк памяти канал основной программы,Канал служебной программы находитсяв ожидании подключения к ОП до техпор, пока канал основной программыне снимет свой запрос. Это происходит при завершении СВУ операцийцикла выборки из памяти и началаопераций исполнительного цикла,По сигналу конца цикла выборки изпамяти блок 5 подключает к ОП канал служебной программы и ЦВМ начинает выполнение операций выборкииз ОП, По следующему запросу отСВУ блок 5, дождавшись сигнала окончания цикла памяти, отключает канал служебной программы и вновьподключает к ОП канал основнойпрограммы. Во время выполнения основной программы при операциях выборки числа или команды из ОП науправляющий вход 16 от СВУ поступает запрос на доступ в ОП. По адресному входу 12 на регистр б подается адрес считываемой ячейки ОП, а по входу 14 на блок - команда обращения, По сигналу конца цикла памяти, поступающему с второго выхода блока 4 на третий вход блока 5, в последнем вырабатываются сигналы разрешения, поступающие с его первого выхода на регистры б и 7, и управления, поступающие с третьего выхода блока 5 на третий вход блока 4. Сигналы разрешения подключают регистры б и 7 к первым адресному входу и информационным входу и выходу ОП. Сигналы управления открывают первыи вход блока 4, и команда обращения с входа 14 поступает на блок 4. По этой команде БУ вырабатывает сигналы управления ОП для считывания информации, поступающие с первого 20 выхода блока 4 на управляющий вход блока 3 памяти. Информация, считываемая из ОП, через регистр 7 выводится на информационный выход 9 устройства, 25При выполнении служебной программы при операциях считывания или записи в ОП от ЦВМ на вход 15 устройства поступает запрос на доступ в память, Он находится в ожидании до окончания цикла выборки из ОП, выполняемого СВУ, Пбсле завершения СВУ цикла выборки оно снимает сигнал запроса, поступающий на первый вход блока 5. А по сигналу конца цикла памяти, посылаемому с второго выхода блока 4 на третий вход блока 5,последний формирует сигналы разрешения, поступающие с его второго выхода на регистры 1 и 2 и управляющий выход 17 устройства. Одновременно с третье го выхода блока 5 поступает сигнал, открывающий второй вход блока 4. При появлении сигнала на выходе 17 ЦВМ посылает команду обращения на вход 13 Устройства и адрес ячейки ОП на 45 вход 11. По команде обращения в блоке 4 вырабатываются сигналы управления ОП для считывания при записи информации, посылаемые с первого выхода БУ на управляющий вход ОП. Адрес с выхода регистра 2 подается на второй адресный вход блока 3.Считываемая информация с второго информационного выхода ОП через первый вход и второй выход регистра 1 выводится на выход 8 устройства. При записи информация с входа 10 устройства через второй вход и первый выход регистра 1 поступает на второй информационный вход блока 3, При приеме запросов на доступ в память 60 от ЦВМ и СВУ или только запроса от СВУ сигнал управления (ЗА), приходящий с блока 5 на третий вход блока 4, пропускает через элемент И 19 сигнал обращения от СВУ, поступающий 65 на вход блока 4 (фиг.2) . Этот сигнал через элемент 20 ИЛИ запускает генератор 21 импульсов (ГИ). Сгенерированные импульсы с первого выхода блока 4 поступают в оперативную память (ОП) и управляют процессами считывания и записи. С второго выхода блока 4 поступает сигнал конца цикла памяти. При приеме запроса от ЦВМ на доступ в память (и отсутствии запроса от СВУ) сигнал управления (ЗВ), поступающий на третий вход блока 4, разрешает прохождение сигнала с второго входа блока 4 через элемент И 18. На второй вход блока 4 приходит сигнал обращения от ЦВМ, по которому аналогично указанной последовательности формируются сигналы управления ОП и сигнал Конец цикла памяти. Блок 5 предназначен для приоритетного подключения каналов ЦВМ и СВУ через регистры адреса и числа к оперативной памятй . Канал СВУ имеет приоритет по отношению к каналу ЦВМ.При одновременном поступлении запросов на доступ в ОП от ЦВМ (вход 15) и СВУ (вход 16) по сигналу конца предыдущего цикла памяти, приходящего с блока 4, в блоке 5 вырабатывается сигнал разрешения загрузки регистров РА 1 и Р 41, обслуживающих СВУ. Одновременно с сигналом разрешения с третьего выхода БППК на блок 4 поступает сигнал управления (ЗА). Запрос от ЦВМ находится в ожидании до тех пор, пока не будет снят сигнал запроса от СВУ. Таким образом, запрос от ЦВМ обслуживается при условии снятия запроса от СВУ и поступлении сигнала Конец цикла памяти с блока 4. При этом с второго выхода блока 5 подается сигнал, разрешающий загрузку регистров РА 2 и Р 42 и также поступающий на выход 17 устройства, С третьего выхода блока 5 выходит сигнал ЗВ. При получении ответа на запрос на доступ в ОП с выхода 17 устройства ЦВМ посылает команду обращения на вход 13 и адрес ячейки памяти на вход 11,Параллельное выполнение основной и служебной программ позволяет производить отладку основной программы во время ее работы. Следовательно, устройство дает возможность вести отладку программ при моделировании с реальной аппаратурой автоматических и полуавтоматических систем управления в реальном масштабе времени.Формула из обрет енияУстройство для отладки программ, содержащее блок памяти, первый регистр числа, первый регистр адреса,блок управления, содержащий гснера 951314тор импульсов, элемент ИЛИ, два элемента И,причем первые вход и вы- ход первого регистра числа подключены к первым выходу и входу блока памяти, второй вход которого подключен к выходу первого регистра 5 адреса, первый вход которого является первым адресным входом устройства, второй выход первого регистра числа является первым информационным выходом устройства, третий вход 10 блока памяти подключен к первому выходу генератора импульсов, вход которого подключен к выходу элемента ИЛИ, первый и второй входы которого ,подключены соответственно к выходам 5 первого и второго элементов И, первый .вход первого элемента И является , первым входом команд обращения устройства, первый вход второго элемента И является вторым входом команд обращения устройства, о т л и ч а ющ е е с я тем, что, с целью сокращения времени отладки программ при работе в реальном масштабе времени, в него введены второй регистр числа, второй регистр адреса, блок приоритетного подключения каналов, содержащий два элемента И-НЕ, два О-триггера, два элемента И, два формирователя импульсов, причем первые вход и выход второго регистра числа подключены соответственно к второму выходу и четвертому входу блока памяти, пятый вход которого подключен к выходу второго регистра адреса, первый вход которого являет ся вторым адресным входом устройства, вторые вход и выход второго регистра числа являются соответственно информационным входом и вторым информационным выходом устройства, 40 третий вход второго регистра числаи второй вход второго регистра адреса объединены и подключены к выходу третьего элемента И и к входупервого формирователя импульсов иявляется управляющим выходом устройства, втсрые входы первого регистра числа и первого регистраадреса объединены и подключены к .Ц-выходу первого Э-триггера и квходу второго формироватепя, выходкоторого объединен с выходом первогоформирователя импульсов и подключенк третьему входу блока управления,второй выход которого подключен кС -входам первого и второго триггеров,5 -входы которых подключены соответственно к выходам первого и второгоэлементов И-НЕ, первые входы которыхобъединены и подключены к выходучетвертого элемента И, первый входкоторого объединен с первым входомтретьего элемента И и подключен кЦ-выходу первого триггера, Э -входкоторого подключен к второму входупервого элемента И-НЕ и являетсяпервым входом запросов устройства,вторые входы третьего и четвертогоэлементов И подключены соответственнок Ц - и О -выходам второго триггера,и-вход которого объединен с вторымвходом второго элемента И-НЕ и является вторым входом запросов устройства. Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРР 630630, клг С 06 Р 11/28, 1978.2. Авторское свидетельство СССРР 690482, кл. С 06 Е 11/28, 1979951314 ни юасдюжу Редактор К о аказ 5951/5 но 1130 л ррса 3 хжСанци. Иицикгаианаец иржи 8пюжоль юцбн оставитель А. Эиньковаехред 3. Палий Корректор О. Бил Тираж 731 ПоКИПИ Государственного комитета ССпо делам изобретений и открытий5, Москва, Ж, Раушская наб., д ППП фПатент, г. Ужгород, ул. Проектная, 4