Устройство управления виртуальной памятью

ходами второго и семнадцатого элементов Ипятымвходом блока местногоуправления являются входы девятогои десятого элементов ИЛИ, выход девятого элемента ИЛИ соединен с четвертымпрямым входом семнадцатого элемента И и с первым входом второготриггера, выход которого соединенс третьим инверсным входом тринадцатого элемента И и с третьими прямыми входами четвертого и пятого: 10элементов И, выход которого соединен с первым входом четвертого триггера, выход которого соединен с вторым прямым входом двадцать восьмогоэлемента И, выход которого соединен 15с третьими инверсными входами семнадцатого и девятнадцатого элементов И и с третьим прямым входом восемнадцатого элемента И, выход десятого элемента ИЛИ соединен с первымвходом третьего триггера, выход.ко-торого соединен с третьим прямымвходом двенадцатого элемента И, выход четырнадцатого элемента И соединен с вторыи входами второго итретьего триггеров и с вторыми прямыми входами семнадцатого, девятнадцатого, двадцатого и двадцатьпервого элементов И, вторые прямыевходы шестнадцатого и двадцать второго элементов И соединены с выходом пятнадцатого элемента И, выходшестого элемента ИЛИ соединен с вторыми прямыми входами третьего, четвертого, шестого, девятого, дввдцать седьмого элементов. и, выходы 35двадцать третьего и двадцать пятогоэлементов И соединены с входами одиннадцатого элементе ИЛИ, выходы двадцать четвертого и двадцать шестогоэлементов И соединены с входами двенадцатого элемента ИЛИ, выход второго элемента ИЛИ соединен с вторымвходом четвертого триггера, выходчетвертого элемента ИЛИ соединенс вторым прямым входом двадцать 45третьего элемента И, выход пятогоэлемента ИЛИ соединен с вторымипрямыми входами двадцать четвертого, двадцать пятого и двадцать шестого элементов Итретьи прядиве входыдвадцать пятого и двадцать шестогоэлементов И являются шестым входомблока местного управления, входытринадцатого элемента ИЛИ соединеныс выходами четвертого и девятогоэлементов И, выходы десятого элемента И, восьмого элемента ИЛИ, линии задержки, тринадцатого элементаИ, седьмого и третьего элементовИЛИ и шестнадцатого элемента И являются первым, вторым, четвертью, 60шестым и седьмым девятым и двенадцатым выходами блока местного управления соответственно, выходы одиннадцатого и двенадцатого элементов Иявляются пятым выходом блока местного 65 управления, выходыпервого, третьего, четвертого, шестогодевятого, двадцатого, двадцать первого, двад-. цать второго и двадцать седьмого элементов И и одиннадцатого и двенадцатого элементов ИЛИ являются сомответствующими разрядами восьмого выхода блока местного управления, выходы девятнадцатого элемента И и тринадцатого элемента ИЛИ являются соответствующими разрядами десятого выхода блока местного управления, выход восьмого элемента И является соответствующим разрядом:одиннадца. того выхода блока управления.При этом узел управления занесением. блока страничной таблицы содержит элементы И и ИЛИ, причем первый и второй входы первого элемента.ИЛИ соединены с выходами первого и второго элементов И, первый и второй входы второго элемента ИЛИ соединеныс выходами первого и третьего элементов И, первый и второй входы третьего элемента ИЛИ соединены с выходами второго и третьего элементов И, первый, второй и третий входы четвертого элемента ИЛИ,соединены с выходами первого, второго и четвертого элементов И, первый, второй итретий входы пятого элемента ИЛИсоединены с выходами первого, третьего и пятого элементов И, первый, второй и третий входы шестого элемента ИЛИ соединены с.выходами второго, третьего и шестого элементов И, первый и второй входы .седьмого элемента ИЛИ соединены с выходами седьмого и восьмого элементов И, первый и второй входы восьмого элемента ИЛИ соедииены с выходами девятого и десятогоэлементов И, первый вход. узла управления соедийен с первыми прямыми входами первого, второго, восьмого и десятого элементов И, второй вход узла соединен с вторыми инверсными входами первого и восьмого элементов И и с вторыми прямыми входами вто/ рого и десятого элементов И, седьмой вход узла управления соединен с первым прямым входом третьего элемента И, пятый вход узла управления сое. динен с первым пряьвм входом четвертого элемента И, восьмой вход узла соединен с вторыми прямыми входами четвертого, пятого и шестого элементов И, четвертый вход узла соединен с первым инверсным входом пятого элемента И и с первым прямым входом шестого элемента И, третий вход узла соединен с первыми пряьвми входами седьмого и девятого элементов И соответствующие разряды шестого входа. узла соединены с вторыми прямыми входами седьмого и девятого элементов И соответственно, управляющий вход узла соединен с третьими прямыми входами первого, второго, четвертого,Рпятого, шестогд, седьйого, восьмого,.девятого и десятого элементов И,с вторым прямым входом третьего элемента И и с первым входом первогоэлемента ИЛИ, третьими входами седьмого и восьмфго элементов ИЛИ, .вы-, 5ходы элементов ИЛИ и первого, второгоэлементов И являются выходом узлауправления занесением,На Фиг.1 приведена структурнаясхема устройства управления виртуальной памятью; на Фиг.2 - Функциональная схема блока преобразования адреса, на Фиг.З - то же, блока хранения страничной таблицы; на фиг.4то же, блока сравнения; на фиг 5 - 15то же, генератора адреса блока хранения; на Фиг.б - то же, блока управления активностью, на фиг.7 - тоже, блока управления замещениемна фиг.8 - то же, блока коррекциитаблицы,. на Фиг.9 - то же, блокаформирования физического адреса,на Фиг.10 - то же, блока местногоуправления, на Фиг,11 - то же, узлауправления занесением блока хранения страничной таблицы; на Фиг 122диаграмма синхросигналов; на Фиг.13 -.Функциональная схема третьего коммутатора блока хранения страничнойтаблицы, на фиг,14 - то же, элементапамяти, на Фиг.15 - то же, элемен-.та сравнения, на фиг.16 - тб же,узла приоритета, на Фиг.17 - то жеФормирователя.Устройство управления виртуальной памятью (Фиг.1) содержит регистр 35логического адреса 1, регистр Физи- .ческого адреса 2, управляющий регистр. 3, регистр общего назначения 4, бу ферный регистр 5, элемент сравненияб, блоки сравнения 7, блок местного Щуправления 8, блоки хранения страничной таблицы 9, генератор адресаблока храненйя 10, блок формирова- .ния Физического адреса 11, блокпреобразования адреса 12, блокуправления замещением 13, блок управления активностью 14, блок коррекции таблицы 15, регистр замещаемойстраницы 16, регистр Флажков 17,вход18 адреса устройства, управляющий,вход 19 устройства, синхровход 20устройства, вход "Слово состоянияпрограммы" 21, вход 22 "Код операцииоперативной памяти", выход "Прерывание" 23, первый управляющий выхбд 24устройства, второй управляющий выход 5525 устройства, адресныйвыход 26устройства, входы 27- 32 и выходы 3344 блока местного управления.Блок преобразования адреса 12 60,пы элементов И 46, выход 55 элемента ИЛИ-НЕ 47,Блок хранения страничной таблицы 9 ( Фиг,З) содержит группы элементов памяти 56-69, регистры 70-74,дешифраторы 75 и 76,элемент сравнения77, узел управления занесением 78,коммутаторы 7.9-81. элементы И 82-90выходы 91-93 блока 9,Блок сравнения 7 (Фиг.4) содержит элемент сравнения 94, элементыИ 95 и 96, выходы которых 97-98 соответственно.Генератор адреса блока хранения10 ( Фиг.5) содержит группу элементовИСКЛЮЧАЮЩЕЕ ИЛИ 99, коммутатор 100,дешифратор 101, выходы 102-104 коммутатора 100, младших разрядов группы элементов ИСКЛВЧА)ОЩЕЕ ИЛИ 99, дешифратора 101 соответственно, выходы 105-108 младшей группы разрядоврегистра общего назначения 4.Блок управления активностью 14(фиг.б) содержит группу элементовпамяти 109, регистр 110, счетчик 111,группу элементов И 112, элемент И 113Блок управления замещением 13(Фиг.7) содержит элементы ИЛИ 114и 115, дешифратор 116, коммутаторы117, узел приоритета 118, группуэлементов ИЛИ 119, выходы 120-121элементов ИЛИ 114 и 115, выход 122узла приоритета 118.Блок коррекции таблицы 15 ( фиг.8)содержит элементы И 123-126, элементИЛИ 127, выход 128 элемента ИЛИ 127,выходы 129-131 элементов И 124-126соответственно.Блок Формирования физическогоадреса 11 (Фиг.9) содержит коммутаторы 132-134,г Формирователи 135-136,элемент И 137.Блок местного управления 8 ( Фиг.10),содержит линию задержки 138, элементыИ 139-166, элементы ИЛИ 167-179,триггеры 180-183.Узел управления занесением 78( фиг.11) содержит элементы И 184-193,элементы ИЛИ 194-201.Коммутатор 81 (фиг.13) содержитэлементы И 202-205, элементы ИЛИ20 б.и 207.Элемент памяти (Фиг.14) группэлементов памяти 56-59 блоков 9и группы элементов памяти 109 блока14 содержит дешифратор адреса 208,информационный регистр 209, группу элементов И 210, коммутатор 211,Элемент сравнения (Фиг,15) содержит элемент ИЛИ-НЕ 212 и элементы ИСКЛЮЧА(ЩЕЕ ИЛИ 213,Узел приоритета 118 (Фиг.16) содержит элементы И 214, элементы ИЛИ 215, элементы И 216Формирователи 135-136 (фиг.17) содержат элементы ИЛИ 217 (предпола 16102333615гается, что устройство управлениявиртуальной памятью содержит восемь .блоков страничной таблицы 9 и восемьблоков сравнения 7),В устройстве управления виртуальной памятью (Фиг,1) вход 18 адресаустройства соединен с входом регистра логического адреса 1, выход которого соединен с первыми входамиблока преобразования адреса 12 и элемента сравнения 6 и с входом буФерного регистра 5, выход которого соединен с вторым входом элемента сравнения 6, выход которого соединенс входом 27 блока местного управления, входы 28, 29 которого соединены с управляющим входом 19 устройства, с синхровходом 20 устройства, с входом 21 "Слово состоянияпрограммы", с выходами блоков сравнения 7 и с первым выходом блока управления замещением 13 соответственно, выход управляющего регистра 3соединен с вторым входом блока преобразования адреса 12, выход которого соединен с первыми входами блоков хранения страничной таблицы 9.блоков сравнения 7, блока формирования физического адреса 11 и генера"тора адреса блока хранения 10, выход которого соединен с вторыми вхо"дами блоков хранения страничной таблицы 9 и блока Формирования физического адреса 11 и с Входом блока управления актйвностью 14, выход которого соединен с третьими входами каждого из блоков хранения страничнойтаблицы 9, первые выходы каждогоиз которых соединены с третьим входом блока Формирования физическогоадреса 11, четвертый вход которогосоединен с выходами каждого из блоков сравнения 7, которые соединенытакже с четвертыми входами соответствующих блоков хранения страничнойтаблицы 9, второй выход каждого изкоторых соединен с вторым входом 45соответствующего блока сравнения 7,третьи выходы блоков хранения страничной таблицы 9 соединены с первымвходом блока уПравления замещением13, первый выход которого соединенс пятыми входами каждого из блоковхранения страничной таблицы 9, шестой вход каждого из которых соединен с выходом блока коррекции таблицы 15, первый и второй входи которого соединены соответственно свыходом старших разрядов регистраобщего назначения 4 и с вторым вы-ходом блока управления замещением 13,второй и первый выходы которогосоединены соответственно с входом 60регистра флажков 17 и с пятым входомблока формирования физического адреса11, шестой вход которого соединенс входом 21 "Слово состояния программы, первый и второй выходы бло 1(а . 65 формирования физического адреса 11 соединены соответственно с вхо" дами регистра физического адреса 2 и регистра замещаемой страницы 16, второй вход генератора адреса блока хранения 10 соединен с выходами младших разрядов регистра общего назначения 4, вход 22 "Код операции оперативной памяти" соединен с седьмыми входами блоков хранения страничной таблицы 9, выходы 33-36, 44, 40-43, 37-39 блока местного управления 8 соединены соответственно с управляющими входами регистров 1,2,3;5,16,17 блоков хранения страничной таблицы 9, генератора адреса блока хранения 10, блока управления активностью 14, блока коррекции таблицы 15, с выходом 23 "Прерывание", с первым управляющим выходом 24 устройства и с вторым управляющим выходом 25 устройства, адресный выход 26 устройства соединен с выходом регистра физического адреса 2.В блоке преобразования адреса 12 фиг.2) вход 51 от управляющего регистра 3 и вход 48 от регистра логического адреса 1 соединены с входами уменьшаемого и вцчитаемого вычитателя 45 соответственно, выход знакового разряда вцчитателя 45 соединен с выходом 53 управляющего регистра 3 выход 52 которого соединен с входами элемента ИЛИ-НЕ 47, выход 55 которого, выход 52 управляющего регистра 3, выход 54 группы элементов И"46 и выходы 48-50 регистра логического адреса 1 являются выходом блока преобразования адреса 12. В блоке хранения страничной таблицы 9 ( Фиг.3входи 52, 54 и входы 48, 49 от блока преобразования. адреса 12 соединены с входами группы элементов памяти 56 и 57 соответственно, выходы 52,54 и выход 55 блока 12 соединены с входом элемента сравнения 77 и с первым прямым-вхо. дом элемента И 82 соответственно, второй и третий прямые входы элемента И 82 соединены с выходами групп элементов памяти 60 и .61, входы 102- 108 от генератора адреса блока хра,нения 10 соединены с входами групп элементбв памяти 58,68 и 69,с пер- вым и вторым входами коммутатора 79, с адресными вхоцами групп элементов памяти 56-69 и с первым и вторым входами узла управления занесением 78, выход которого соединен с управляющими входами групп элементов памяти 56-69, адресные входы групп элементов памяти 56-61 соединены с выхо. дом коммутатора 79, третий и четвертый входы которого соединены с выходами групп элементов .памяти 68 и 69 соответственно,входы 131,129,130 и 128 от блока коррекции таблицы 15Юсоединены с третьим входом узла управления занесением 78 и с входами групп элементов памяти 60,61, бб и 67 соответственно, входы групп элементов памяти 62,64 и бб,а вход ре гистра 71 соединен с выходами групп элементов памяти 63,65 и 67,выходы 91групп элементов памяти 56-58 соединены1с третьим входом блока формирования физического адреса 11, выход группы элементов памяти 58 соединен с управляющими входами коммутаторов 80-81 и с четвертым входом узла управления .занесением 78, пятый, шестой, седьмой, и восьмой входы которого соединены с входом 22 "Код операции оперативной памяти", с выходом блока управления замещением 13, с выходом блока управления активностью 14 и с выходом регистра 72 соответственно, выход группы элементов .памяти 56 соединен с вторым входом элемента сравнения 77, выход которого и выходы групп элементов памяти 57,61 и коммутатора 80 являются выхбдом 92 блока 9, соеди".ненным с вторим входом соответствующего блока сравнения 7 выходы группэлементов. памяти 64 и 65 соединеныс первым и вторым входами коммутатора 81 соответственно, выходы групп элементов памяти бб и 67 соединеныс первым и вторым входами коммутатора 80 соответственно, выход 97 элемента И 95 блока сравнения 7 соединен с входом регистра 72, выход которого соединен с первым прямым входом элемента И 83, выход которого соединен с входами групп элементов, памяти 62 и 63., первыеи вторые инверсные входы элемента И 84 соединены с выходами элемента И 82 .,и группы элементов памяти 61, первые, вторые и третьи инверсные входы элементов И 85, 86 соединены с выходами элемента И 82, элемента сравнения 77 и коммутатора 80 соответственно, первые, вторые и третьи инверсные входы элементов И 87- 90 соединены с выходами элемента. И 82, группы элементов памяти 60 и коммутатора 80 соответственно, четвертые инверсные входы элементов И 85, 87 и 89 и четвертые прямые входы элементов И 86, 88, 90 соединены с выходом группы элементов памяти 59, пятые прямые входы элементов И 87-88 и пятые прямые входы элементов И 89-90 соединены с вы- . ходами старших имладших разрядов коммутатора 81 соответственно, выходи элементов И 8490 соединены с входами .регистров 73-74, выходы 93 которых соединены с входом блока управления замещением 13, выход 40 блока местного управления 8 соеди-. нен с управляющими входами дешифра торов 75 и -76, регистров 70-74, узла управления занесением 78, коммутатора 79, с входом группы элементов памяти 59,и с вторым прямым входом элемента И 83В блоке сравнения 7 фиг.41 входы элементе сравнения 94 соединены с выходами 48 и 49 блока преобразования адреса 12 и с выходом группы элементов памяти 57, соответствующе 10фиг.7) выходы 93 каждого блока хранения страничной таблицы 9 соединены 65 го блока хранения страничной таблицы 9, первые, вторые и третьи прямые входы. элементов И 95 и 96 соединены с выходом элемента сравнения 15. 94 и с выходами элемента сравнения77 и группы элементов памяти 61соответствующего блока хранениястраничной таблицы 9 соответственно выход коммутатора 80 соответствующего блока хранения страничнойтаблицы 9 соединен с четвертьюинверсным входом элемента И 95 ии с четвертым прямьм входом элементаИ 96, выходи 97 и 98 элементов 25 И 95 и 96 являются вь одом блока 7В генераторе адреса блока хранения 10 фиг,5) входы группы.элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 99 соединеныс выходами 52, 54, 48 и 49 блока преобразования адреса 12, первый и втоЗ 0 рой входы коммутатора 100 соединеныс выходом 107 регистра общего назначения 4 и с выходом старших разрядов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ99 соответственно, вход дешифратора 35 101 соединен с выходом 106 регистраобщего назначения 4, управляющийвход коммутатора 100 соединен с выходом 41 блока местного управления8, выход 102 коммутатора 100, вихо-.40 ды 104 дешифратора 101, выход 103группы элементов ИСКЛЮЧАЩЕЕ ИЛИ 99и выходы 105 и 108 регистра Общегоназначения 4 являются выходом генератора адреса блока хранения 10.45 В блоке управления активностью14 фиг,б) выход 102 коммутатора100 генератора адреса блока хранения 10 соединен с адресным .входомгруппы элементов памяти 109, выходкоторой соединен с входом регистра 50 110, выход которого соединен с входом счетчика 111, выход которогосоединен с входом элемента И 113и с первыми входами группы элементов И 112, выход которой соединенс входом группы элементов памяти. 109, выход элемента И 113 являетсявыходом блока 14, выходы 42( О,д;4/блока местного управления 8 соединены с управляющими входами группы60 элементов памяти 109 и регистра 110,а также е вторыми инверсными входамигруппы элементов И 112.В блоке управления замещением 13с входами коммутаторов 117 и с вхо- .дами группы элементов ИЛИ 119, выход которой соединен с входом дешифратора 116, первый выход которогосоединен с управляющими входами коммутаторов 117 выходы которых соединены с входами узла приоритета 118,соответствующие выходы 122 которогосоединены с входами элементов ИЛИ114-115, выходы 122 узла приоритета118 и выходы 120-121 элементов ИЛИ 10114-115 являются первым выходом бло"ка 13, второй выход дешифратора 116соединен с входом регистра. Флажков 17и с вторым входом блока коррекции таблицы 15. 15В блоке коррекциитаблицы 15(фиг,.8 Упервые входы элементов И 123-125 соединены с ниходоМ соответствующих разрядов регистра общего назначения 4,первый вход элемента И 126 соединен 20с вторым выходом блока управлениязамещением 13, выходи элементов И 123,126 соединены с входами элементаИЛИ 127, выход 128 которого и выходы 129-131 соответственно элементов 25И 124-126 являются выходом блока 15,выходы 43 (о,о,З блока местного управления 8 соединены с вторыми входами элементов И 123-126,30В блоке формирования физического адреса 11 ( Фиг.9) первый вход коммутатора 132 соединен с выходами 48- 50 блока преобразования адреса 12, соответствующие разряды второго входа коммутатора 132 соединены с выхо дом 50 блока преобразования адреса 12, с выходом коммутатора 133., с выходом 102 генератора адреса блока хранения 10 и с выходом формирователя 135, вход которого и управляющий 40 вход коммутатора 133 соединены с выходами 97 элементов 95 каждого из блоков сравнения 7, входы коммутато,ра 133 соединены с выходами группы элементов памяти 58 каждого из блоков хранения страничной таблицы 9, вход регистра Физического адреса 2 соединен с выходом коммутатора 132, управляющий вход которого соединен с соответствующим разрядом входа 21 "Слово состояния программы", выход 122 о узла приоритета 118 блока управления замещением 13 соединен с входом Формирователя 136 и с управляющим входом коммутатора 134, входы которого соединены с выходами групп элементов памяти 56-57 каждого из блоков 9, вход регистра замещаемой страницы 16 соединен с выходом Формирователя 136, с выходом 102 генератора адреса блока хранения 10, 60 с выходом элемента И 137 и с выходом коммутатора 134, инверсный и второй прямой входы элемента И 137 соединены с выходами 120 и 121 блока 13 соответственно.65 В блоке местного управления 8Фиг.10) первые прямые входы элементов И 139-141 143-147, входы элементов ИЛИ.167-169, первый .вход триггера 180 и соответствующие разряды выходов 35,. 40,42,43 блока 8 являются соответствующими разрядами входа 28 блока 8, входом 29 которого являются вторые прямые входы элементов И 140, 143, 148-153, входы элементов ИЛЙ 170-172 и второй вход триггера 180, выход которого соединен с вторым инверсным входом элемента И 145 и с вторым прямым входом элемента И 146, выход элемента И 139 соединен с первыми прямыми входами элементов И 142, 150, 151, 155-158, выход элемента И 145 соединен с первыми прямыми входами элементов И 159-162, выход элемента И 146 соединен с первыми прямыми вхо. дами элементов И 149, 154, 163-165, второй прямой вход элемента И 148 соединен с выходом элемента ИЛИ 167, первый прямой вход элемента И 166 является входом 27 блока 8, входом 30 которого являются второй прямой вход элемента И 139 и третий инверсный вход элемента И 140, выходы элементов И 140, 155, 156 соединены с входами элемента ИЛИ 173, вход линии задержки 138 соединен с выходом элемента ИЛИ 174, входы которого соединены с выходами элементов И 140, 155, входом 31 блока 8 являются входы элементов ИЛИ 175-176, вь 1 ход элемента ИЛИ 175 соединен с четвертым прямым входом элемента И 155 и с первым входом триггера 181, выход которого соединен с третьим инверсным входом элемента И 151 и с третьими прямыми входами элементов И 42, 143, выход элемента И 143 соединен с первым входом триггера 183 выход которого соединен с вторым прямым входом элемента И 166; выход которого соединен с третьими инверсными входами элементов И 155, 159 и с третьим прямым входом элемента И 156, выход элемента ИЛИ 176 соединен с первым входом триггера 182, выход которого соединен с третьим прямым входом элемента И 150, выход элемента И 152 соединен с вторыми входами триггеров 181-182 и с вторыми прямыми входами элементов И 155, 157-159, вторые прямые входы элементов И 154, 160 соединены с выходом элемента Й 153, выход элемента ИЛИ 172 соединен с вторыми прямыми входами элементов И 141, 142, 144, 147 и 165, выходы элементов И 161, 163 соединены с входами элемента ЙЛИ 177, выходы элементов И 162, 164 соединены с вхоцами элемента ИЛИ 178, выход элемента ИЛИ 168 соединен с вторым входом триггера 183, ныход элемента ИЛИ 170 соединен с вторымипрямыми входами элемента И 161, выходы элемента ИЛИ 171 соединены свторыми прямыми входами элементовИ 162-164, третьи прямые входы элемен.тов И 163, 164 являются входом 32блока 8, входы элемента ИЛИ 179 соединены с выходами элементов И 142,147, выходы элемента И 148, элемента ЙЛИ 174, линии задержки 138, элемента И 151, элементов ИЛИ 173, 169и элемента И 154 являются выходами33,34,36,38,39,41 и 44 блока 8 соот-,ветственно, выходы элементовИ 149-150являются выходом 37 блока 8, выхорпаэлементов И 139, 141, 142, 144, 147,158-161 165 и элементов ИЛИ 177-178 15являются соответствующими разрядамивыхода 40 блока 8, выходы элементаИ 157 и .элемента ИЛИ 179 являютсясоответствующими разрядами выхода 42блока 8, выход элемента И 146 является соответствующим разрядом выхода 43.блока 8.В узле управления занесением 78фиг,11) входы. элемента ИЛИ 194 соединены с выходами элементов И 184, 25185, входы элемента ИЛИ 195 соедине. ны с выходами элементов И 184, 186, .входы элемента ИЛИ 196 соединеныс выходами элементов .И 185, 186,входы элементов ИЛИ 197 соединены 30с выходами элементовИ 184, 185 и 187,входы элемента ИЛИ 198,соединены свыходами элементов И 184, 186 и 188входы элемента ИЛИ 199.соединены свыходами элементов И 185, 186, 189, З 5входы элемента ИЛИ 200 соединены свыходами элементов И 190, 192, входы элемента ИЛИ 201 соединены с вы.ходами элементов И 191, 193, выход104 соответствующего разряда дешифратора 101 генератора адреса блокахранения 10 соединенс первыми прямыми входами элементов И 184, 185, 192и 193, выход .108 генератора адресаблока хранения 10 соединен с вторымиинверсными входами элементов И 184,.192 и с вторыми прямыми входаки элементОв И 185, 193,.выход блока упргвления активностью 14 соединен спервым прямым входом элемента И 186,вход 22 "Еод операции оперативнойпамятия соединен с первым прямым вхо"дом элемента И 187, выход регистра72 блока 9 соединен.с вторыми прямь- ми входами элементов И 187-189, выходгруппы элементов памяти 58 блока 9 55соединен с первым инверсным входомэлемента И 188 и с первым прямым входом элемента И 189, выход 131 элемента И 126 блока коррекции таблицы15 соединен с первыми прямыми входами элементов И 190, 191, выходы 120и 121 элементов ИЛИ 114 и 11 блока 13 соединены с вторыми прямымивходами элементов И 190, 191 соответственно,соответствующие разряды. у выхода 40 блока 8 соединены с третьими прямыми входами элементов И 184,185, 187-193, с вторым; прямым входом элемента И 186 и с входами элементов ИЛИ 194, 200, 201, выходыэлементов ИЛИ 194-201 и элементовИ 184-185 являются выходом узла управления,занесением 78.Устройство управления виртуальной памятью предназначено для обеспечения преобразования виртуальных .адресов в физические адреса оперативной памяти, а также обеспечивает определение свободной страницы в оперативной памяти или замещаемой страницы.если в оперативной памяти свободныхстраниц не найдено.Устройство управления виртуальнойпамятью предназначено для работыв вычислительной системе, управляемой операционными системами,. обеспе-чивающими одиночную и,множественнуювиртуальную память, а также подуправлением операционной системы,реализующей работу виртуальных машин.Для обеспечения этих возможностейв управляющем регистре 3 хранятсяследующие системные параметры:1. Величина, определяющая числосегментов оперативной памяти, оТведенное для области ядра операционнойсистемы, обеспечивающей множественную виртуальную память (поетупаетсвыхода 51 управляющего регистра 3)2. Номер виртуальной машины,работающей в данный момент Времени(поступает с выхода 52 управляющегорегистра 3).3. Номер множественной виртуальной памяти, которая реализуется вданный момент времени (поступаетс выхода 53 управляющего регистра 83)Номер множественной виртуальнойпамяти и размер ядра операционнойсистемы заносятся в управляющий регистр 3 операционнойсистемой,реали-зующей множественную виртуальнуюпамять. Если операционная системане реализует множественную виртуальную память, то эти разряды управляющего регистра 3 обнулены. Номер виртуальной машины помещается в управляющий регистр 3 операционной систе-мой, реализующей эту возможность,Если вычислительная система работаетпод управлением операционной системы,не реализующей виртуальные машины,то эти разряды управляющего регистра 3 обнулены и игнорируются. При работе с операционной системой, реализующей виртуальные машины, загрузка управляющего регйстра 3 осуществляется только под ее управлением.Управляющий регистр 3 реализованна Ъ-триггерах.Регистр логического адреса 1, управляющий регистр 3 и блок преобра 23 1023336зования адреса 12 предназначены для формирования полного виртуального адреса, который учитывает номер множественной виртуальной памяти и номер реализуемой в данный момент виртуальной машины. Полный виртуальный адрес образуется как совокупность номера виртуальной машины, номер множественной виртуальной памяти, которые находятся в управлявщем регистре 3, и номеров сегментами страницы 10 и смещения, которые находятся в регистре логического адреса 1. Номер сегмента, номер страницы и смещение поступают с выходов 48-50 регистра логического, адреса 1 соответственно. 15 , Для динамической переадресации значение смещения, находящееся в регист. ре логического адреса 1, не используется.При работе с множественной вирту 2 О альной памятью область ядра операциой нойсистемы,переносится в каждую виртуальную память, Для того, чтобы иметь только одну копию ядра опера ционной системы в оперативной памяти 25 используются вычитатель 45 и группа элементов И 46. Ядро такой операцион- ной системы в оперативной памяти стоб ражается на виртуальную память с номером нуль. С помощью вичитателя 45 сравнивается номер сегмента, находя- ЗО щийся в регистре логического адреса, 1, со значением величины ядра операционной системы, находящимся в управляющем регистре 3. Если номер сегмента, находящийся в регистре логического адреса 1 больше, чем число, указывающее размер ядра операционной системы, то это Показывает, что обращение производится не к ядруоперационной системы. Поэтому вычитаО тель 45 открывает элементы И группы 46 и в Формировании физического ад" реса. участвует номер множественной виртуальной памяти. Если номер сег- . мента, находящийся в регистре лагичес кого адреса 1 равен или меньше, чем число, указывающее ядро операционной системы, то это указывает, что обращение производится к ядру опе- . рационной системы. Поэтому вычитетель 5 О 45 закрывает элементы И группы 46 и в формировании физического адреса участвует множественная виртуальнаяпамять с номером нуль.При работе с операционной систе- . 55 мой, обеспечивающей несколько виртуальных машин, возникающие прерывания первоначально обрабатываются этой операционной системой, работающей в виртуальной машине с номером щ нуль ( что определяется элементом ИЛИ-НЕ 47 ). Такая операционная систе ма, прежде чем начать обработку прерывания, перезагружает управляющий регистр 3 для того, чтобы с помощью динамической переадресации отобразить свое собственное ядро обнуляет управляющий регистр 3), Поэтому при работе с операционной системой., уп равляющей несколькими виртуальными машинами, автоматического управления для единственного отображения своего ядра в оперативной памяти не требуется, Страницы оперативной памяти, закрепленные за виртуальной машиной с номером нуль, где размеще" но ядро операционной системы, во время работы вычислительной системы из оперативной памяти не удаляются.Регистр логического адреса 1 реализован на э-триггерах, вычитатель, 45 комбинационного типа со .сквозным или параллельным распространением заема.Блоки хранения страничной таблицы 9 предназначены для хранения стра- ничноЯ таблицы и обеспечивают возможность для ее модиФикации. Каждый из блоков хранения страничной таблицы 9 содержит часть этой таблицы. Все блоки хранения страничной таблищг 9 содержат полную страничную таблицу. Страничная таблица состоит из двух частей. В перэой части страничной таблицы число строк равно удвоенному числу страниц, которые можно расположить в оперативной памяти. Эта часть страничной таблицы заполняется только наполовину. Здесь каждая строка описывает единственную страницу оперативной памяти, В этих строках страничной таблицы находится следующая информация:1, Номер виртуальной машины и виртуальной памяти хранятся в группе элементов памяти 56) .2. Номер сегмента и номер страницы (хранятся в группе элементов памяти 57) .Номер виртуальноймашины,виртуальной памяти, сегмента и страницы ука.ф зывает номер виртуальной отраницы в вичислительной системе.3. Бит, определяющий физических адрес хранится в группе элементов памяти 58) .Если бит установлен, то виртуальная страница находится в оперативной памяти по адресу с нечетным номером, если бит не установлен, то виртуальная страница находится в оперативной памяти по адресу с четным номером.4. Бит изменения (хранится в группе элементов памяти 59).1Бит изменения устанавливается в режиме переадресации, если обращение к данной странице производится: для записи в нее информации.5. Бит-указатель запрещения удаления хранится в группе элементов памяти 60). Та страница, для которой установлен этот бит, не подлежит удалению из оперативной памяти во, время виртуальной машины, исполь- . зующей эту страницу. Страницы опера- . тивной памяти, для которых установ- . лен этот бит и с которыми работает виртуальная машина с номером нуль, из оперативной памяти неудаляются.б. Бит-указатель действительнос-. ти строки страничной таблицы (хранится в группе элементов памяти 61). 1 ОЕсли бит не установлен, то эта строка страничной таблицы считается свободной.., Во второй части страничной таблицы каждая заполненная. строка описи. вает пару Физических страниц, отлича-. ющимися младшим разрядом адреса.В этих строках страничной таблицы находится следующая информация:1. Бит обращения дпя физический; страниц с четнью адресом хранится в группе элементов памяти 62, для физических страниц с нечетным адресам в группе элементов памяти 63). Бит обращения устанавливается в режиме переадресации при каждом обращении к этой странице.2. Биты активности, определяющие .частоту использования страницы во время ее нахождения в оперативной памяти для физических страниц с четным адресом хранятся в группе элементов памяти 64, для физических. страниц с нечетным адресом - в группе элементов памяти 65) .Биты активности включают бит сред-З 5 . ней активности Х и бит низкой актив ности Х. Если страница использует- . ся часта, то биты Мо и Х не установлены. Если странйца используется. менее часто, то.устанавливается бит 40 Х . Если страница используется редко, то устанавливается бит Хи.. При загрузке страницы в оперативную память устанавливается ее высокая активность, так как после загруэ 45 ки страницы к ней обязательно будет обращение. Биты активности корректйру". ются через промежутки времени, ойре- . деляемые блоком управления активное тью 14. Такая коррекция битов актив 5 р ности позволяет получить страничные. множества часто используемых страниц, менее часто используемых страниц и редко используемых страниц. С помо-, щью этих трех страничных множеств и бита изменения реализуется алгоритм удаления страниц, описанный ниже.43. Бит-указатель ожидания ввода-, вывода, определяющий, что данная стра; ница находится в оперативной памятисМ нолв настоящее время используезся в операциях, связанных с вводом-выводом информации для Физических страниц с четным адресом хранится в группе элементов памяти 66, для65 физических страниц с нечетным адресом - в группе элементов памяти 67) .При установке этого бита данная физическая страница оперативной памя-ти недоступна для переадресациии удаления до тех пор, пока полностью не закончатся операции вводавывода, использующие эту страницу,и не будет сброшен.бит-указатель,4, Биты, определяющие значениядвух младших адресов расстановки,которые используются для адресациистроки в первой части страничнойтаблицы, которой соответствует данная Физическая страница для физических страниц с четным адресом.хранятся в группе элементов памяти68, для Физических страниц с нечетнымадресом - в группе элементов памяти69) . С помощью этих битов определяется виртуальный адрес. физической страницыеСтраничная таблица построена так,что каждой группе из четырез строк,в ее первой части соответствует одна строка во второй ее части, гдеописываются две соседние Физическиестраницы.Выборка бита ожидания ввода-вывода и битов активности, описывающихтребуемую физическую страницу, осуществляется коммутаторами 80 и 81соответственно, Причем коммутаторы81 кроме того дешифрируются биты ак"тивности. хранящиеся в группах элемент;используются при формировании усло: вий .удаления Физической страницы изоперативной памяти,1В коммутаторе 81фиг.13) первые:и первые прямые входы элементов И204,:205 соединены с выходом группыэлементов памяти 58, второй прямой.вход элемента И 202 и второй инверсный вход элемента И 203 соединеныс выходом .разряда, описывающим страницу средней активности из группыэлементов памяти 64, третий инверсный выход элемента Й 202 и третийпрямой выход элемента И 203 соедииены с выходом разряда,.описывающимстраницу низкой активности из груп-.пы элементов памяти 64, второй прямой вход элемента И 204 и второйинверсный вход элемента И 205 соединены с выходом разряда,. описывающим страницу средней активности изгруппы элементов памяти 65, третийинверсный вход элемента И 204 и третий.прямой вход элемента И 205 соединены с выходом разряда, описывающимстраницу низкой активности из груп-,ы элементов памяти 65,выходы элеменов И 202 и 204 соедийены с входомэлемента ИЛИ 206, выход которогосоединен с прямыми входами элементовподлежат. Страницы, удаление которых запрещено, но относящиеся к виртуаль-,ным машинам с ненулевым номером,подлежат удалению из оперативной иа-,45 мяти, если виртуальная машина, к которой относятся эти страницы, в данный момент не работает, Условияудаления хранятся в регистрах 73и 74,50 Условия коррекции битов активности Формируются дешифраторами,75, 76и корректируются динамически по сигналу с выхода блока управления активностью 14. Если бит обращения ра"вен нулю, то устанавливавтся бит более низкой активности или устанавливается бит редкого использованиястраницы, если он уже был установлен. Если бит обращения равен единице, то устанавливается бит самой вы сокой активности страницы. После окон.чания корректировки битов активностибит обращения устанавливается в нуль,При загрузке страницы в оперативнуюпамять устанавливается бит самой вы И 87,88 блока 9, выходы элементовИ 203, 205 соединены с входами элеМента ИЛИ 207, выход которого соединен с прямыми входами элементовИ 89,90 блока 9.Если в режиме переадресации определяется, что требуемой виртуальнойстраницы нет в оперативной памяти,то производится определение адресасвободной физической страницы или,если свободной страницы нет, адреса Физической страницы, котораябудет замещаться,В каждом блоке хранения страничной .таблицы 9 определяются свободная страница или условия замещения 15страниц с помощью элементов И 84-90со следующим приоритетом замещения:свободная страница, страница не изменялась и принадлежит неработающейв данный момент виртуальной машине," 20страница изменялась, но принадлежитнеработающей в данный момент виртуальной машине, страница не изменялась и использовалась редко в работающей в данный момент виртуальной 25машине; страница изменялась, ноиспользовалась редко в работающейв данный момент виртуальной машине,страница не изменялась, но использовалась не часто в работающей в данный момент виртуальной машине," страница изменялась, но .использоваласьне часто в работающей в данный момент виртуальной машине.Страницы, используемые в работающей виртуальной машине часто, а так- З 5же страницы, помеченные как ожида-.ющие окончания ввода-вывода, и страницы, удаление которых запрещено ввиртуальной машине с номером нуль,удалению из оперативной памяти не 40 сокой активности. Если страница оперативной памяти используется в опера- циях ввода-вывода, то ее биты активн/ ности не корректируются.Бит самой высокой активности не используется, так как активные страницы не удаляются из оперативной памяти.Бит невысокой активности Х устанавливается в соответствии со следующим логическим выражением:Х -А СХ Х лХ Х)(Х Х Я,Бит самой низкой активности Х, уо.танавливается в соответствии со следующим логическим выражением:Юх = Долхолх 8 лх )чхолх ььл х )ч 1 хцлХэб)1,где Хс,Х - значения на соответствующем выходе дешифратора 75(Х,Х битов активности и битаожидания ввода-вывода соответственно, поступающихс выходов групп элементовпамяти 62,64,бб (или 63,65,67) на вход регистра 70или 7 Ц4 - управляющий сигнал с вы 4 охода 40 - блока местногоуправления 8,Дешифраторы 75 и 76 реализованыв соответствии с приведенными логическими выражениями. Регистры 70 и 71реализованы на З-триггерах.С помощью элемента сравнения 77сравниваются части виртуальных адресов, поступающих с выходов 52 и 54блока преобразования адреса 12 и свыхода группы элементов памяти .56,Блок управления активностью 14предназначен для отсчета временныхинтервалов и выдачи сигнала коррекции.битов активности в страничнойтаблице. Временные интервалы определяются заданным числом страничныхпереключений. Временные интервалыотсчитываются для каждого подмножества страниц. Число подмножеств страницопределяется тем количеством страниц,страничная таблица для которых располагается в одном блоке страничнойтаблицы 9. Подмножества страниц образуют страницы, вторая часть страничной таблицы для которых располагается по одним и тем же адресамв каждом блоке страничной таблицы.9. текущее значение количества страничных переключений для каждого под"множества страниц хранится в группеэлементов памяти 109 и динамическимодифицируется с помощью счетчика111 во время выполнения переадресациипри обращении к оперативной памяти.Сигнал коррекции формируется элементом И 113 при достижении конца временного интервала.Регистр 110 реализован йа р -триггерах, счетчик 111 - суммирующий счетчик комбинационного типа со сквозным или параллельным распространением.переноса,В каждом разряде группы элементовпамяти 56-69 блока страничной таблицы 9 и группы элементов памяти 109 10блока управления активностью 14 содержится элемент памяти с дешифратором адресаВ элементе памяти (фиг,14 ) выходдешифратора адреса 208 соединен с 15управляющими входами группы элементовИ 210 и коммутатора 211, вход которого соединен с выходом информационеного регистра 209, вход которого является информационным входом элемента памяти, управляющий вход инФормационного регистра 209 соединен.с выходом группы элементов И 210,вход которой является управляющимвходом элемента памяти, входдешифра- у 5тора 208 является адресным входом, лемента памяти, выходом которогоявляется выход коммутатора 211,При обращении к элементу памятина его адресный вход подается необходимый адрес. Этот адрес дешифрируется дешифратором 208, который выбирает один из элементов И группыэлементов И 210 и коммутатора 211,При чтении информации на управляющий вход .элемента памяти подаетсяпотенциал логического нуля, который,управляя элементами И группы элементов И 210, блокирует запись информации в регистр 209, а значение выбранного дешифратором 208 с помощью 40коммутатора 211 разряда регистра209 поступает на выход элемента памяти. При записи входная информацияс информационного входа элемента .памяти поступает на все входы информационного регистра .209. Требуемыйразряд регистра 209 выбирается дешифратором 208 путем выбора одного элемента И из группы элементов И 210.На второй вход всех элементов И груп пы элементов И 210, являющимся входом элемента памяти, подается. потенциал логической единицы, разрешаязапись информации.В блоках сравнения 7 сравниваются с помощью элемента. сравнения94 части виртуальных адресов, поступающих с выходов 48 и 49 блокапреобразования адреса 12 и с выходагруппы элементов памяти 57 соответствующего блока хранения страничной 60таблицы 9, Если они совпадают во всехразрядах и получен сигнал с выходаэлемента сравнения 77 соответствую- ..щего Глока 9, выбранная строка стра"ничной таблицы которого действитель на, а страница,не используется системой ввода-вывода, то элементом И 95 вырабатывается сигнал, указывающий 1 что страница доступна. Если же произошло совпадение:во всех разрядах и получен сигнал с выхода элемента сравнения 77 соответствующего блока 9 выбранная строка страничной таблицы которого действительна, но страница используется системой ввода-вывода, то элементом И 96 вырабатывается сигнал, указывающий, что страница недоступна.В элементах сравнения 77 и 94 фиг.15) входы элементов ИСКЛЮЧЛИЩЕЕ, ЛИ 213 являются входами элемента срав нения, а выходы всех элементов ИСКЛВЧАИЦЕЕ ИЛИ 213 соединены с входами элемента ИЛИ-НЕ 212, выход которого есть выход элемента сравнения.Генератор адреса блока хранения 10 предназначен для реализации алго,ритмов, которые расставляют (перемеширют случайным образрм определенные биты виртуального адреса, Заполнение страничной таблицы, находящейся в блоках страничной таблицы 9, управляется генератором адреса блока хранения 10 путем перемешивания случайным образом битов виртуального адреса, чтобы выбрать одноименные ячейки памяти из каждого блока страничной таблицы 9, в которых с наибольшей вероятностью находится требуемый логи ческий адрес, поскольку несколько значений виртуальных адресов могут иметь одно и то же значение расстановки. Алгоритм расстановки применяемый в генераторе адреса блока хранения 10 для определения адреса входа в блоки хранения страничной таблицы 9 и в блок управления активностью 14, использует элементы ИСКЛВЧАОЯЕЕ ИЛЙ 99, на первый вход которых поступает в обратном порядке И Ф 1 младших разрядов виртуального адреса где 2"+ц- число страниц в оперативной памяти вычислительной системы, 2 о - число блоков хранения страничной таблицы 9), на второй вход поступа-. ют в прямом порядке следующие и+1 разрядов виртуального адреса, на третий вход поступают в обратном порядке следующие И+1 разрядов виртуального .адреса и так далее до тех пор, пока не исчерпаются все разряды виртуального адреса.Для непосредственного обращенйя к страничной таблице, требуемый физический адрес размещается в и младших разрядах регистра общего .назначения 4, причем младший разряд адреса .обращения к страничной таблице управляет обращением ковторой части страничной таблицы. Значение с выхода 105 регистра общего назначения 4 используетсядля обращения к пер 102333 бхранения страничной таблицы, шестой вход каждого из которых соединен с выходом блока коррекции таблицы, первый и второй входы которого соединены соответственно с выходом старших разрядов. регистра. общего назначения и с вторым выходом гблока управления замещением, второй и первый выходы которого соединены соответственно с первым входом регистра флажков и с третьим входом блока формирования физического адреса, четвертый вход которого соединен с входом "Слово состояния программы" устройства, первый и второй выходы блока формирования физического адреса соединены соответственно с входами регистра физического адреса и регистра замещаемой страницы, второй вход генера" тора адреса блока хранения соединен с выходом младших разрядов регистра общего назначения, вход "Код операции оперативной памяти" устройства соединен с седьмыми входами блоков страничной таблицы, выходы блока местного управления с восьмого по двенадцатый соединены с управляющим входом регистра заменяемой страницы и .вторым входом регистра флажков, управляющим, входом генератора адреса блока хранения, вторым входом блока управления активностью, восьмыми входами блоков хранения страничной таблицы, третьим вхо-. дом блока коррекции таблицы соответственно, выход регистра физического адреса соединен с адресным выходом устройства.2, Устройство по п.1 о т л и - ч а ю щ е е с я тем, что блок преобразования адреса содержит узел элементов И, вычитатель и элемент ИЛИ-НЕ, входы которого подключены к входам разрядов соответствующей группы второй входной шины блока и к выходной шине блока, к которой подключЕн выход элемента ИЛИ-НЕ и выход узла элемента И, второй вход которого соединен с соответствующей группой разрядов второй входной шины, а первый вход - с выхо дом вычитателя, первый вход которого соединен с выходной шиной и с соответствующей группой разрядов ;первой входной шины, остальные разрядн которой подключены к выходной шине блока, а второй вход вычитателя соединен с соответствующей группой разрядов второй входной .шины.3. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок хра-нения страничной таблицы содержит четырнадцать групп элементов памяти, пять регистров, два дешифратора, элемент сравнения, узел управления занесением, три коммутатора, девять элементов И, причем группы разрядов11 ервого входа блока соединены с со- ,ответствующими. входами элементов памяти первой и второй групп, с пер,вым входом элемента сравнения и с первым прямым входом первого элемента И, второй и третий прямые входы которого соединены с выходами элементов памяти пятой и шестой групп, выходы группы разрядов второго входа блока соединенй с входами соответст вующих элементов памяти третьей, ,тринадцатой и четырнадцатой групп, с первым и вторым входами первого коммутатора, с адресными входами элементов памяти всех групп и спервым и вторым входами узла управле" ния занесением, выход которого соединен с управляющими входами элементов памяти всех групп, адресные входы элементов памяти первых шести групп соединены с выходом первого коммутатора, третий и четвертый входы которого соединены с выходами элементов памяти тринадцатой и четыр надцатой групп соответственно, группы разрядов шестого входа блока соединены с третьим входом узла управления занесением и с входами элементов памяти пятой, шестой, одиннадцатой и двенадцатой групп, входы зле ментов памяти девятой и десятой групп соединены соответственно с вы- . ходами первого и второго дешифраторов, входы которых соединены соответственно с выходами первого и второго регистров, разрядные входы перйого из которых соединены с вы ходами элементов памяти седьмой, девятой и одиннадцатбй групп, а выходы элементов памяти восьмой, десятой и двенадцатой групп соединены с разрядными входами второго регистра, выходы элементов памяти первой, второй и третьей групп соединены с первым выходом блока, выходы элементов памяти третьей группы соединены с управляющими входами второго и третьего коммутаторов и с четвертым входом узла управления занесением, пятый, шестой, седьмой и восьмой входы которого соединены с седьмым входом блока, пятым и третьим входами блока и выходом третьего регистра соответственно, выходы элементов памяти первой группы соединены с второй группой входов элемента сравнения, выход которого, выходы элементов памяти второй и шестой групп и второго коммутатора соединены с вторым выходом блока, выходы элементов памяти девятой и десятой групп соединены с первым и вторым входами третьего коммутатора соответственно, выходы элементов памяти одиннадцатой и двенадцатой групп соединены соответственно с первым и вторым входами второго ком 31 102333645 55 вой части страничной таблицы. С по-.мощью дешифратора 10 выбирается .одиниз блоков хранения страничной таблицы 9, С помощью коммутатора 100 выбирается источник адреса; блок преобразования адреса 12 или регистр общего назначения 4.Блок управления замещением 13,работающий во время переадресации,предназначен для определения свободной Физической страницы оперативной 10памяти или определения виртуальногоадреса и соответствующего ему Физического адреса страницы, котораявозможно будет замещаться. Крометого, блок управления, замещением 1513 Формирует значение битов-указателей флажков , определяющий способ,внесения страниц в оперативную памятьВ блоке 13 анализируются условия замещения, поступающие из регистров 73 20и 74 каждого из блоков страничнойтаблицы 9. С помощью дешифратора 116определяется наиболее приоритетноеусловие, тле. такое условие, прикотором новая виртуальная страница 25будет загружаться в оперативную память эа минимально возможное время и будет удалена из оперативнойпамятй наименее часто используемаястраница. Эти условия Формируютсяв соответствии со следующими логическими выражениями:"11- 111 Я. 1 йЧ=К 1 лй лй1 Ъ354- К 1 а,ЛКЪЛК 4Ч 6= 1 л л ьл 4 ЛК Л ЛК ЛК ЛК ЛК40Ч 11- К 1 Л КХЛ 8 ъл 4 Л К 5 ЛКбл К,У 1Й лклкл к лк лВьл% лкв1 Я 3 4 6 б 7 8 9К 1 лКлКьлК 4 лР. лК ЛК.,л 8 лй. лАг. 4 ь ь 7 8. 9 1 о34 1-К 1 лк 2 л КЪЛ 14 Ю ЛКьлК 1 л КвлК 9 лЛТ 1 О Л 111Ч 1=1 Л л 3 лв,4 Л% ЛьлК Л% Й л1 4 в ь 7 8 9л%ол%и ла 150Ч,. =%Л 9, л%.,лвлв, ЛК ЛЪ.,Л% лй, л9У 44 К 1 л Л% ЛК лд ЛК Ю ла ЛК л1 Ъ, 14 угде Ч, - условия, формируемые напервом выходе дешифратора,11116,р, - значения на. выходе, 1-гоэлемента ИЛИ группы элементов ИЛИ 119,1 =2 К, К =1,7й =1"ХК73 К"- Гк 74,к 65 где г - Г 4- значения на выходе7 К 74,Кйс-го разряда регист ров 73 и 74 соотВетственно,Способ внесения страницы в оперативную память определяется из следующих логических вяражений:т 1.ч 11 ч 1,7."У 1, Рч 14 чч 17 ч У 1 вч У 1,11 чУ 11,Ч 7.7.=Ч 1 р ч У,ЬЧ Ч 1,ч Ч Ч 11 очЧЬТЬч Ч 1 141ть= ч 11 ч У 1,дч Ч 1,лчУ 1,4 ч ч 1 ч Ч ьч Ч 17 ч1Ч Ч 1,ВЧУ 1,9 Ч У 1 ОЧУ 1,11 ч У 1,1 ЧЧ 1,.рЯ 1,14 где У - условия, формируемые наЯ,1 втором выходе дешифратора116.Если выполняется условие то для внесения страницы требуется ее ввести в оперативную памятьпо укаэанному адресу. Очистка этой страницы оперативной памяти не произ водится. Если выполняется условието для внесения виртуальной 2 Я.страницы по указанному Физическому адресу требуется предварительное удаление виртуальнойстраницы, ко- торая находится в оперативной памяти по этому физическому адресу. Если выполняется условие У , то требуемая виртуальная страница в оперативную память не вводится, а задачи, требующая эту виртуальную страницу, перево- . дится операционной системой в режим ожидания. Условиеопределяет, что требуемая виртуальная страница вводится в оперативную память.С помощью 2"+" коммутаторов 117 определяется, какими блоками хранения страничной таблицы 9 выставлено выбранное дешифратором 116 условие у и соответствует оно физической1страницы с четным или нечетным адре-. сом ( 2 О - число блоков хранения страничной таблицы 9) . Коммутаторы 117 в каждом разряде содержат элементы ИЛИ и четырнадцать элементов И, выходы которых соединены с входами элемента-:ИЛИ, выход которого является выходом коммутатора 117, входы элемента И соединены с выходом сост- ветствующих разрядов регистров 73 иЛи 74 соответствующего блока хранения страничной таблицы и с выходом соответствующего разряда первоговыхода дешифратора 116,С помощью узла приоритета 118 выбирается один из блоков хранения страничной таблицы 9, если несколькотаких блоков выдали одинаковые усло:вия для внесения виртуальной страницы. Узел приоритета 118 выбирает блок хранения страничной таблицы с наименьшим номером и в пврвую очередь замещается Физическая страница с четным адресом, если в одном и том же блоке хранения страничной таблицы 9 можно замещать физическуюстраницу с четным и нечетным адресом.В,узле приоритета 118 фиг.16)первые прямые входы каждогс элемента И 214 являются входами узла приоритета 118, а прямые выходы каждогоэлемента И 214 являются выходом 122узла приоритета 118, выходом 122 окоторого являются выходы элементовИЛИ 215, входы которых соединеныс соответствующей парой прямых выходов элементов И 214. Инверсныйвыход каждого элемента И 214, кромепервого и последнего, соединен с пря-.ьыми входами соответствующих элементов И 216, выход предыдущего элемента 15И 216 соединен с вторым прямым входом последующего, элемента И 214 и свторым прявым входом последующегоэлемента И 216, инверсный выход первого элемента Й 214 соединен с вто Орым прямым входом второго элементаИ 214 и с первым прямым входом первого элемента И 216,С помощью элементов ИЛИ 114 и 115определяется, выбрана физическаястраница с четным или нечетным адресом.Блок Формирования физического адреса 11 предназначен для формированияФизического адреса обращения к оперативной памяти и для Формированияэвиртуального адреса возможно удаляемой страницы и Физическогоадреса,определяющего ее место в оперативнойпамяти. При .переадресации физическийадрес оперативной памяти образуется З 5как совокупность смещения, поступающего с выхода 50 блока преобразования адреса 12, значений с выходакоммутатора 133 и значений, поступвющих с выхода 102 коммутатора 100 ге.-нератора адреса блока хранения 10и с выхода формирователя 135. С помощью формирователя 135 Формируется%старших разрядов физического адреса,определяемых номером блока хранения страничной таблицы 9, опознавшим виртуальный адрес. Если в слове.состояния программы не установленбит, определяющий режим преобразования адресов, то Физический адреспомещается в регистр Физического адреса 2 без преобразования. При перееадресации в регистр замещаемой страницы 16 помещается виртуальный адрес и соответствующий ему физическийадрес страницы, которая возможно будет замещаться или загружаться.Здесь физический адрес образуетсякак совокупность значений, поступающих с выхода элемента И 137, с вы-хода 102 коммутатора 100 генератора 60адреса блока хранения 10 и с выходаформирователя 136, определяющегономер блока хранения страничнойтаблипы 9, где описывается замещаемая или загружаемая страница. Из 65 этого блока хранения страничнойтаблицы 9 в регистр замещаемой страницы 16 поступает содержимое из соответствувщей строки группы элемен-.тов памяти 56-57; определяющеевиртуальный адрес страницы, С помощью элемента 137 формируется младший разряд физического адреса замещаемой. страницы путем анализа выходов120 и 121 элементов ИЛИ 114 и 115блока 13 соответственно. Состояниевыходов 120 и 121 является унитарным кодом значения младаего разряда физического адреса.Для формирования номера блокахранения страничной таблицы 9 используются формирователи 135 и 136,которые предназначены для преобразования унитарного кода в двоичныйФормирователь.Фиг.17) содержитв каждом разряде элементы ИЛИ 217,причем входы элементов ИЛИ 217 соединены с соответствующими входнымиразрядами Ь - Ь 8 Формирователя,выходом которого являются выходыэлементов ИЛИ 217,Блок 15 коррекции таблицы предназначен для управления занесениеминформации в группы элементов памя-.ти 60,61,66 и 67 каждого блока хранения страничкой таблицы 9,Блок местногЬ управления 8 предназначен для выработки управляющихсигналов. Триггер 183- Р 5 -триггер,триггер 180-двухтактный Э-триггер,триггеры 181-182 - однотактные .О - .триггеры.Регистр замещаемой страници 16,регистр флажков 17 и регистр физического адреса 2 реализованы наЗ -триггерах.Устройство управления виртуальной памятью работает следующимобразом.Режим работы устройства определяется путем возбуждения устройством управления процессора входа 28блока МестнОго управления 8.При выполнении процедур, связанных с включением питания процессора, или при выполнении процедуры "загрузка системы" выполняется инициализация установка в начальное состояниемэлементов. памяти блоков хранения страничной таблицы 9 и блока управления активностью 14, Инициализа= ция выполняется процессором по специальной микропрограмме для каждой строки группы элементов памяти 60, 61, бб и 67 каждого из блоков хранения страничной таблицы 9 и группы. элементов памяти 109 блока управления активностью 14. При выполнении этой микропрограммы адрес строки обращения к элементам памяти .размещается в регистре общего назначения 4 и возбуждается вход 28 а блокаместного управления 8. В этом случае адрес обращения к группам эле"ментов памяти 60 и 61 поступает с вы:ходов 105, 107 и 108 регистра общего назначения 4 и через коммутатор100 генератора адреса блока хранения поступает на его выход. Черезоткрытый коммутатор 79 блоков 9 значения адреса с выхода 105 блока 10поступают на адресный вход группэлементов памяти 60 и 61. Адрес обра. ощения к группам элементов памяти66-67 блоков 9 и 109 блока 14 поступает с выхода 107 регистра общегоназначения 4 через коммутатор 100генератора адреса блока хранения, 15Сигнал с выхода 420 блока 8 закрывает элементы И группы элементовИ 112 блока управления активностью14, что обеспечивает уровень логического нуля на входе группы элементов памяти 109. Уровень логическогонуля на входах групп элементов памяти 60,61, 66 и 67 каждого из блоковхранения страничной таблицы обеспечивается закрытием элементов И 123126 блока коррекции таблицы 15; Запись логического нуля производитсяво время синхросигнала (с 2 др У С 2)который открывает элемент И 147 блока 8, по сигналу с выхода 40 о которого производится запись логическогонуля в группы элементон памяти 60,61, бб и 67 блоков 9, а по сигналус выхода 434 элемента ИЛИ 179 блока 8 производится запись логическогонуля в группу элементов памяти 109блока 14. Сигнал с выхода 400 блока8 через элементы ИЛИ 194, 200 и 201узла управления занесением 78 каждого из блоков 9 поступает на управляющие входы групп элементов памяти 4060,61,66 и 67.Такие же действйявыполняютсядля каждой из и +1 ) строк группэлементов памяти блоков 9 и 14.К группам элементов памяти 66 и 67блоков 9 и к группе элементов памяти 109 блока 14, имеющим и -1 ) строк,обращение производится четыре разапо одному и тому же адресу,Во время выполнения операции, снязанной с обращением к оперативной памяти, устройство управления процессора возбуждает вход 28 о блока местного управления 8. Если бит словасостояния программы, определяющий 55режим преобразования адресов, неустановлен, то но время действиясинхросигнала СО открываются элементы И 140 и 148 блока 8. Сигналс выхода 33 открытого элемента И 148 6 Опроизводит запись информации, поступающей в регистр логического адреса 1 с входа адреса 18.устройства..Эта информация устанавливается навыходе регистра логического адреса Г по переднему Фронту синяросигнал СО и по сигналу с выхода 34 элемента ИЛИ 174, который поступает через открытый элемент И 140, .записывается в регистр Физического адреса 2 через открытый вход коммутатора 132 блока формирования физического адреса 11, Сигнал с выхода открытого элемента И 140 через элемент ИЛИ 173 поступает на второй управляющий выход 25 устройства, устанавливая запрос на обращение к оперативной памяти со стороны процессора,Если процессор работает в режиме преобразования адресов, то устанавливается соответстнующий бит слова состояния программы и указанная информация загружается в управляющий регистр 3, При загрузке управляющего регистра 3 устройство управления процессора возбуждает вход 28 блока местного управления 8. По этому сиг,налу, поступающему на Р -вход триггера 183 через элемент ИЛИ 168, производится установка йЯ -триггера 183 н нулевое состояние, указывающее на недействительность содержимого буферного регистра 5, содержимое которого указывает предыдущий логич ческий адрес, по 1.оторому производилось обращение к оперативной памяти. Во время выполнения операции, связанной с обращением к оперативной памяти, устройстно управления процессора возбуждает вход 28 о местного управления 8. Тогда но время действия синхросигнала СО открывается элемент И 148 блока 8, по сигналу с выхода 33 которого логический адрес записывается в регистр логического адреса 1. Содержимое регистра логического адреса 1 сравнивается с содержимым буферного регистра 5. Если с помощью элемента сравнения б установлено совпадение и содержимое буферного регистра 5 действительно (триггер 183 блока 8 находится н единичном состоянии ). то,при открытом элементе И 139 во время действия синхросигнала СО открывается элемент И 156, сигнал с выхода которого через элемент ИЛИ 173 поступает на второй управляющий нхбд 25 устройства, устанавливая запрос на обращение к оперативной памяти со стороны процессора. физический адрес оперативной памяти находится в регистре Физического адреса 2, содержимое когорого и содержимое. буферного регистра 5 после предыдущего обращения к оперативной памяти не изменяет ся. Состояние триггера 183 подтверждается путем подачи сигнала на его 5-вход через открытый элемент И 143 но время действия синхросигнала С 2 (в этом случае будет установлен триг гер 181, как описано ниже). Еслис помощью элемента сравнения 6 не ус; ли требуемая страница в оперативной тановлено совпадения или содержимое,памяти и разрешено ли к ней обращебуФерного регистра 5 недействитель- ние, Эта ситуация запоминается тригно (триггер 183 блока 8 находится гером 181 во время синхросигнала в .нулевом состоянии), то дальше пере- (СОд л С 1), Если в блоке сравнения . адресация осуществляется с помощью 5 7 произошло сравнение, выбранная страничной таблицы. Независимо от строка группы элементов памяти 56- описанных результатов действий при 61 загружена, но данная страница переадресации в блоке преобразова-. используется в операциях ввода-вывония адреса 12 Формируется полный да, то это указывает, что требуемая адрес виртуальной страницы, так как 10.виртуальная страница находится в это описано. Разряды адреса виртуаль- оперативной памяти, но недоступна ной-страницы, кроме смещения, посту- для обращения со стороны процессора. пают на входы группы элементовПодобные ситуации, установленные ИСКЛЮЧАЮЩЕЕ ИЛИ 99 генератора адреса любыч из блоков сравнения 7, запоблока хранения 10, откуда через 5 минаются триггером 182 во время коммутатор 100 поступают на адресные действия синхросигнала (СО лС 1) . .входы групп элементов памяти 56-69 Это условие формируется элементамиЧАр каждого из блоков хранения странич- И 96 блоков 7 и элементом ИЛИ 176 ной таблицы 9 и на входы группы эле-. блока местного управления 8. ментов памяти 109 блока управленияактивностью 14. Младшие разряды ад- Если с помощью элемента ЙЛИ 175 реса обращения к группам элементов установлено, что доступ к виртуальпамяти 56-61 блоков 9 поступают че- ной странице возможен (единичное рез коммутатор 79 блока 9 с выхода состояние триггера 181), то ее сфор группы элементов ИСКЛВЧАЮрдЕ мированный блоком 11 физический ИЛИ 99 генератора адреса блока хра- адрес записывается в регистр физинения 10 при наличии управляющего ческого адреса 2 по .сигналу с выхо- сигнала с выхода 408 блока 8, В каж- да 34 элемента ИЛИ 174 через открыдом блоке 9 информацйя, прочитанная тый элемент И 155 во время дейстиз группы элементов памяти 56, срав- вия синхРосигнала ( СОрл С 1) . Физииивается с информацией с выходов 52 30 ческий адрес страницы поступает на и 54. блока преобразования адреса .вход регистра Физического адреса 2 12 с помощью блока сравнения 77, сиг-через коммутатор 132 блока форминал с выхода которого и информация, рования физического адреса 11. Фипрочитанная из групп элементов памя зический адрес формируется как соти .57 и 61 и выбранная коммутатором . 35 вбкупность номера блока хранения 80 из одной из групп элементов знамя- страничной таблицы 9, где произошти 66 и 67, поступает в соответст- . ло опознание виртуальных адресов, вующий блок сравнения 7, Выборка кода, поступающего с выхода 102 содержимого из групп элементов памя- коммУтатора 100 генератора адреса ти 64 и 65 определяется в зависимос блока хранения 10, кода, поступаюти от значения младшего разрядащего с выхода коммутатора 133 бло-, физического адреса, находящегося ка 11, который выбирает значение в группе элементов памяти 58. младшего разряда физического адреса из группы элементов памяти 58 тоВ блоке сравнения 7 производит го блока 9, где произошло опознася сравнение адресов виртуальных ниевиртуальных адресов, и смещения,: страниц, поступающих с выходов блока поступающего с выхода 50 блока препреобразования адреса 12 и соответ-образования адреса 12. Двоичный код ствующего блока хранения страничной номера блока хранения страничной таблицы 9. Если сравнение произошло, таблицы 9 Формируется Формироватевыбранная строка группы элементов лем 135. Через промежуток времени, памяти 56-61 загружена и данная определяеьый линией задержки 138 страница не используется в опера-блока 8, после установки регистра циях ввода-вывода, то это указывает физического адреса 2 производится что требуемая виртуальная страница установка буферного регйстра 5, находится в оперативной памяти и дос- ПЬ синхросигналу (СО ьС 1) постуД 1 тупна. Эта ситуация запоминается в нающему с выхода 39 элемента ИЛИ регистре. 72 соответствующего блока173 при открытом элементе И 155 хранения страничной таблицы 9 по блока 8, производится выдача сигнасигналу с выхода 408 открытого эле" ла запроса на второй управляющий мента И 158 блока 8. Сигналы с вы выход Й 5 устройства, устанавливая ходов 97 элементов И 95 каждого из запрос на обращение к оперативной блоков сравнения 7 поступают на памяти со стороны процессора. Если . входы 31 элемента ИЛИ 175 блока сигнал запроса бил выдан во время мести го управления 8, с помощью синхросигнала СО то сигнал запрокоторого определяется, находится 65 са во время синхросигнала ( СОдрлС 1)АРигнорируется, так как цикл оперативной памяти значительно больше дли"тельности одного синхросигнала,а сброссигнала запроса производится в конце цикла оперативнойпамяти, Если физический адрес врегистре 2 был устанбвлен во времясинхросигнала СОдо, то во время синх.росигнала (СО лС 1) производитсяподтверждение содержимого регистрафизического адреса 2. Далее произ". 0водится коррекция битов страничнойтаблицы в соответствующем блоке хранения страничной таблицы, заключающаяся в установке битов обращенияи битов изменения, еслИ обращение 15в оперативную память производилосьдля записи информации. Для этого,во время действия сннхросигналаС 2 ур ч С 2) открывается элементИ 142 блока 8, сигнал с выхода 40 ккоторого поступает на входы элементов И 187-189 узла управления занесением 78 каждого из блоков 9.Так как опознание виртуального адре.са возможно только в одном из блоков сравнения 7, то открываютсяэлементы И 187-189 узла управлениязанесением 78 того блока хранениястраничной таблицы 9, где установлен регистр 72. Запись в группу элементов памяти 59 производится приустановленном в "1" входе "Код операции оперативной памяти", которыйопределяет режим записи информациив оперативную память и открываетэлемент И 187 узла управления занесением 78 блока 9. Запись в группу элементов памяти бб или 67 блока 9 производится в зависимости от значениямладшего разряда физического адреса, находящегося в группе элементов 40памяти 58, которое разрешает прохождение сигнала записи через элементы И 188 или 189, по которому производится запись логической единицыв соответствующую группу элементов 45памяти 66 или 67.При каждом обращении процессора к загруженной странице оперативной памяти производится наращивание счетчика временных интервалов выбранного подмножества страниц, если произошло страничное переключение ( т.е, следующие подряд обращения к оперативной памяти производятся к различным страницам). для чтения предыдущего значения временного интерва,ла на адресный вход группы элементов памяти 109 блока управления активнос тью 14 поступает адрес с выхода 102 коммутатора .100 генератора адреса 60 блока хранения 10. Тогда, если произошло страничное переключение триггер 183 блока местного управления 8 находится в нулевом состоянии или с помощью элемента сравнения 6 не установлено совпадение), то бткрыва" ется элемент И 144 блока 8 во время синхросигнала (СО, л С 1), сигнал .с выхода 42 которого устанавливает регистр 110 блока 14, где запоминает ся текущее значение временного интервала выбранного подмножества страниц. Содержимое регистра 110 увеличивается на единицу с помощью счетчика 111 и запоминается в выбранной строке группы элементов 109 при наличии сигнала с выхода 42 о блока 8, поступающего на управляющий вход группы элементов памяти 109 через элемент ИЛИ 179 и открытый во время синхросигнала (С 2, ч С 2 ) элемент И 142. В случае, если значение временного интервала доетигло предела, что уста- навливается с помощью элемента И 113 блока управления активностью 14 который открывает элемент И 187 узла управления занесением 78 каждого из блоков хранения страничной таблицы 9 при налйчии сигнала с выхода 40 к элемента И 142 блока 8 во времядействия синхросигнала (С 2 дч С 2), производнтся запись скорректированных с помощью дешифраторов 75 и 76 битов активности в группы элементов памяти 64 и 65 соответственно в каждом из блоков хранения страничной таблицы 9. Анализ, производимый дешифраторами 75 и 76 блока 9, описан, Запоминание исходных данных для коррек. ции битов активности производится в регистрах 70 и 71 во время действия синхросигнала (СОд лС 1, открывающего элемент И 158 блока 8, сигнал с выхода 404 которого осущест" вляет запись в регистры 70 и 71,Если с помощью элемента ИЛИ 176 установлено, что требуемая виртуальная страница находится в оперативной памяти, но используется системой варда-вывода ( единичное состояние триггера 182), то при обращении процессора к оперативной памяти (при переадресации) во Время действия синхросигнала СЗ открывается элемент И 150 блока 8, сигнал с выхода 37 Ю которого вызывает. прерывание, определяющее, что йроцессор обра щается к странице, которая исользуетея системой ввода-вывода.Если триггер 181 находится в нулевом состоянии, то это определяет, что требуемой Виртуальной страницы нет в оперативной памяти. Поэтому во время действия синхросигнала СЗ открывается элемент И 151 блока 8, сигнал с выхода 33 которого выдается в блок обработки условий устройства управления процессора и указывает, что следующими выполняются две оди" наковые .микрокоманды, каждая из которых возбуждает вход 28 8 блока 8, для обеспечения поиска свободнойили замещаемой страницы в оператив-того элемента И 160 блоков во вре-ной памяти. Различные действия, опре- мя действия синхросигнала ( С 2 р л СЗ)деляемые этими микрокомандами, уста- Если содержимое групп элементов памянавливаются по состоянию триггера ти 68 или 69 недействительно, то180 блока 8, При выполнениипервой данная. физическая страница свободмикрокоманды триггер 180 находится 5.на, что определяется битом действив нулевом состоянии ( нулевое состоя- тельностн группы элементов памяти 61,ние устанавливается во время пере- а все остальные. биты этой строкиадресации по синхросигналу СЗ), при считаются недействительньаци.выполнении второй микрокоманды триг- После Формирования условий длягер 180 находится вединичном состоя- зО определения свободной или замещаении устанавливается при выполнении мой страницы они анализируются блоцпервой микрокоманды поиска по заднему ком управления замещением 13., дляфронту синхросигнала СЗ), При выпол- определения Физического адреса свонении первОй микрокоманды Формируют бодной страницы или виртуальногося условия удаления страниц из опера адреса и соответствукщего ему фи.тивной памяти дляккаждой пары физи- зического адреса замещаемой. странических страниц, которые описываются .цы. Это происходит при выполнениистрокой страничной таблицы из групп второй микрокоманды. поиска (единичэлементов памяти 62-69 каждого изное состояние триггера 180), блоков 9. Для определения Условий рр Сформированный адрес свободной удаления производится считывание и замещаемой страницы,и определииз групп элементов памяти.56-69 тели способа ее занесения помещаютс использованием значений расста- ся в регистр замещаемой страницыновки, определяющих младшие разряды16 и в регистр Флажков 17 соответобращения к группам элементов памя ственно по сигналам с выхода 44 ти 56-61 и поступающих на их входы элемента И 154 при открытом элементе через коммутатор 79 с выходов групп, И 146 во время синхросигнала ( С 2 Л СЗЯ элементов памяти 68 или 69. Старшая Работа комбинационных схем блоков 11 и часть адреса обрашения к группам 13 описана. Виртуальный адрес из груп- элементов памяти 56-61 и адрес обра- ЗО пы элементов памяти 56,57 и 58 выбранюения к группам элементов памяти 62- ной стрбки считывается во время син 69 поступают с выхода 102 коммутато хросигналов С 2 и СЗ при установленных Ра 100, сформированнЬе группой зле- младших разрядах расстановки, выбиментов ИСКЛИЧАЮЩЕЕ ИЛИ 99 генератора , раемых коммутатором 79 из групп элеадреса блока хранения 10. Для четных ментов памяти 68 или 69 в зависимости Физических страниц мпадшие разряды от выбора, сделанного в блоке 13, сиг- адреса обращения к группам элемен- налы с выходов 120 и 121 которого оттов памяти 56-61 поступают с выхода крывают элемент И 163 или 164 блока 8, , группы элементов памяти 68 через . Управляющих коммутатором 79. коммутатор 79 во время синхросигна- В блоке коррекции таблицы 15 аналилов СО и С 1 по управляющему сигналу 4 О зируется условие 31 з,сформированное на Его входе с выхода .40 ж элемента дешифратором 116 блока 13, которое ИЛИ 177 при открытых элементах И 145 ., определяет, возможно ли оеуществить и 161. блока б. Условия удаления замещение или ввод требуемой страни страниц .из оперативной памяти дляцы. Если это возможно, тов соотчетных Физических страниц, оформи ветствующей строке страничной таблиц рованные элементами И 84-90 блока 9, цы устанавливается бит,указатель записываются в регистр 73 при нали- .ожидания ввода-вывода. Для этого чии упраьйяющего сигнала с выхода сигнал с выхода 128 элемента ИЛИ 127 ,403 открытого элемента И 159 блока - через открытый элемент И 126 блока 8 во время действия синхросигнаа 50 15 постуйает на входы групп элеменСОЗдрЛС 1), для нечетных физических ,тоэ памяти 66 и 67 каждого из блостранйц младшие разряды адреса обра .ков хранения страничной таблицы 9,. щения группам элементов памяти 56-61 а с выхода 131 элемента И 126 блопоступают с выхода группы элементов ,ка 15 на входы элементов И 191 и памяти 69 через коммутатор 79 во вреу 192 узла 78 каждого из блоков 9. мя синхросигналов С 2 и СЗ по управ В выбранной узлом приоритета 118 ляющему сигналу на его входе с вы строке блока 9 открывается элемент хода 40 Ъ элемента ИЛИ. 178 при от-И 191 при наличии сигнала с выхода крытых элементах И 145 и 162 блок ,40 элемента И 165 блока 8, и во 8. Условия удаления страниц из опе- бО вРемя синхросигнала (С 2 чС 2 ) осу-ративной памяти для нечетных Физи- ществляется запись в группу элменческих страниц, сформированные эле- тов памяти 66 или 67 выбранного бло,ментами И 84-90 блока 9, записываются э регистр 74 при наличии управф Если при анализе условияблоелляющего сигнала с выхода 406 откры .ком.коррекции таблицы 15 установ 1023336 44; 60 лено, что ввести требуемую страницунельзя то бит-указатель ожиданияввода-вывода страничной таблицы непомечается.Если требуемой виртуальной страницы нет в оперативной памяти, тово время действия синхросигнала СЗ.открывается элемент И 149 блокаместного управления 8, сигнал с выхода 37 с которого вызывает прерывание, определяющее, что требуемейвиртуальной страницы нет в оперативной памяти.При выполнении операций ввода-вывода необходимо установить бит-указатель ожидания вводавывода в страничной таблице для реальных физических страниц оперативной памяти,к которым производится обращениепри выполнении этих операций. Послеокончания операции ввода. вывода бит Оуказатель ожидания ввода"выводасбрасывается,Для выполнения таких действийпроцессор размещает вм+ю младшихразрядах регистра общего назначения 4 адрес реальной физическойстраницы, а в соответствующем старшем разряде - код определяющих установку или сброс бита-указателяожидания ввода"вывода. Устройствоуправления процессора возбуждает,вход 28 с блока местного управления 8. Таким образом, старшие аразрядов физического адреса страницы с выхода 106 регистра общегоназначения 4 дешифруются дешифратором 101 генератора адреса блокахранения 10, что позволяет выбратьодин из блоков хранения страничнойтаблицы 9 т.е. соответствующуючасть страничной таблицы . На адресный вход групп элементов памяти бби 67 каждого из блоков хранениястраничной таблицы 9 поступают И разрядов физического адреса с выхода 107 регистра общего назначения 454 через коммутатор 100 генератораадреса блока хранения 10, Младшийразряд Физического адреса с выхода .108 регистра общего назначения4 поступает на входы элементов И 192 5 О.и 198 узлов управления занесением;78 блоКов 9 для выбора одной из груПпэлементов памяти 66 или 67. Код устаФновки или сброса бита-указателя ожидания ввода-вывода поступает на вход 55групныэлементов памяти бб и 67 каждого иэ блоков хранения страничной"таблицы через элементы ИЛИ 127 иИ 123 блока коррекции активности.Во время синхросигнала 1 С 25 А чС 2)открывается элемент,И 144 блокаместного управления 8, сигнал с выхода 40 м которого открывает выбран-;ный элемент И 192 (или 193) узиачправления занесением 78 того блока хранения страничной таблицы 9;которыйвыбран дешифратором 101 генератораадреса блока хранения 10. Сигналс выбранного элемента И 192 (или193) узла управления занесением 78выбранного блока 9 через элементИЛИ 200 или 2017 поступает на управляющий вход группы элементов памяти бб или 67) этого блока 9, вызывая запись информации, поступающейна входы групп элементов памяти 66и 67,При первоначальной загрузке виртуальной страницы по реальному адресу оперативной памяти или очисткеоперативной памяти устанавливаютсяили сбрасываются бит-указатель запрещения удаления страницы и бит-указатель действительности строки странич.ной таблицы. Для занесения кода виртуального адреса в страничную таблицу предварительно устанавливаетсяуправляющий регистр 3, а в регистреобщего назначения 4 устанавливаетсяреальный адрес физической страницыи значения указанных. битов-указателей. Таким образом, О разрядов свыхода 106 регистра общего назначения дешифрируются дешифратором 101генератора адреса блока хранения 10,что позволяет выбрать один из блоковхранения страничной таблицы 9( т,е. соответствующую часть страничной таблицы). Значение младшего разряда Физического адреса с выхода 108регистра общего назначения 4 поступает на вход групп элементов памяти58 и на вход узла. управления за,несением 78 каждого из блоков 9.1Устройство управления процессора возбуждает вход 28 с блока местного у равления 8. С входа адреса устройства18 на вход регистра логического адреса 1 поступает код логического адресакоторый записывается в регистр 1 вовремя синхрбсигнала СО по сигналу свыхода 33 открытого элемента И 148блока местного управления 8. Кодыустановки битов-указателей запрещенияудаления и действительности строкистраничной таблицы поступают на входы групп элементов памяти 60 и 61каждого из блоков хранения страничной таблицы 9,через элементы И 124и 125 блока коррекции таблицы 15 соответственно. На адресные входыгрупп элементов памяти 56-61 каждогоиз блокоВ 9 поступают значения разрядов с выхода 102 коммутатора 100генератрра адреса блока хранения10 и с выхода коммутатора 79, навход которого ноступают значенийразрядов, с выхода 103 группы элементов ИСКЛОЧИСЦЕЕ ИЛИ 99 генератора 10 при наличии управляющегосигнала с выхода 40 д блока 8 науправляющем входе коммутатора 79,На адресные входы групп элементов . ная страница из требуемой Физичеспамяти 62-69 каждого из блоков 9кой страницы оперативной памяти, успоступают значения разрядов с вы-танавливается адрес вводимой вирхода 102 коммутатора 100 генераторатуальной страницы, после ввода кото 10. Во время синхросигнала (С 2ю С 2 рой сбрасывается бит-указатель ожи-.отркрывается элемент И 141 блока 5:дания, ввода-вывода.местного управления 8, сивнал с Таким образом, предлагаемое уствыхода 40 а которого открывает вы- ройство управления виртуальной пабранный элемент И 184 или .185 узла. мятью полностью реализует процессуправления занесением 78 выбранного преобразования адресов и управлениядешиФратором 101 генератора 10 бло- : 1 О виртуальной памятью с помащвю аппака хранения страничной таблицы 9. ратных средств, что особенно эффективСигналы с выходов элементов И 184 но при мультнпрограммйой работе выи 185 через. элементы ИЛИ 194 и 197 числительной системз.узла управления занесением 78 посту- .За счет такой реализации процес;пают на управляющие входы групп эле са преобразования адресов скоростьментов памяти 56-61, в Результате обращения процессора к оперативнойчего полный виртуальный адрес, пос- . памяти возрастает втупающийс выходов 52, 54, 48 и 49 р +О-р)(2 +Ж )+блока преобразования адреса 12, за, " Щписывается в группы элементов памя О к И )А ф 6ти 56 и 57, а в.группы элементов где - время одного такта работы. 8,6 и 61 памяти записываются знацустройства управления виртучения младшего разряда Физического . альной памятьюФадреса с выхода 108 регистра обще- . . 4 - время сравнения с помощьюго назначения 4 и значения битов- р 5элемента сравнения содержиуказателей запрещения удаления стра- мого буФерного регистра и реницы и действительности строки стра гистра .логического " еса.ф.ничной таблицы соответственно, бит 1. - длительность цикла оператиф ов п ративизменения из групп элементов .памя- ной памятити 59 устанавливается в нуль, Сигна-. ЗО 1- время выполнения операциилы с выходов элементов И 184 и 185 сложения с Фиксированнойузла управления занесением 78 посту- запятойРпают на управляющие входы групп эле-Р - вероятность того, что в изментов памяти 68 и 69 соответствен- вестном устройстве переадрено, в результате, чего значение млад- сация будет выполняться сших разрядов адреса расстановки с , помощью аппаратных средств,35выхода коммутатора 79 записывается,Вместе с процессом переадресации,в выбранную группу элементов памяти . устройство управления виртуальной688 или 69. Сигналы с выходов элемен- -памятью осуществляет определение Фифтов И 184 и 185 через элементы . зической страницы, куда в случаеИЛИ 195, 196, 198 и 199 узла управ отсутствия требуемой виртуальнойленйя занесением 78 поступают на уп- страницы в огеративной памяти онаравляющие входы групп элементов па- ., будем вводится. Эта страница опремяти 62-65, в результате чего произделяется так, чтобы обеспечить миводится обнуление бита обращения нимальные задержки,в работе вычисв выбранной группе элементов памяти "45 лительной системы.62 или: 63)"и запись кода, сФорми- . Одновременно с процессом пере"рованного дешифраторами 75-76 в со- . адресации производится коррекция ответствующую группу элементов памя- битов активности.ти (64 или 65). Логика работы дешиФ.- . Аппаратная реализация процессов .Раторов 75-76 описана. . 5 О опРеделения свободной или замещае-Таким образом, при вводе страни- мой Физической страницы и коррекции ЦЫ В ОПЕРативную память устройствобитов актйвиости освобождает процес УПРавления виртуальиой памятью реа- соР от необходимости выполнять.прогв лиэует следующий алгоритм: При ус- Р опрационной системы, обеспетановленном бите-указателе ожидания 55,чивающие Решение этих задач,ввода-вывода устанавяивается адрес. требуемой страницы, вводится требу- При алгоРитме случайной расстановемая виртуальная страница, а затем : киг при коэФФициенте загрузки опесбрасывается бит-указатель ожидания Ративной памяти, равном р, вероят- . ввода-вывода. при замещении страниц бО алость нахождения свободной страницы оперативной памяти устройство уп- в части оперативной памяти, описывае. равления виртуальной памятью Реали- мой стРаничной таблицей одного блока зует следующий алгоритм; при уста хранения страничной таблицы за одну новленном бите-указателе ожидания.пробу, составляетввода-вывода удаляется виртуаль-.,Л-Яй)4+ЪЦ-Яай(рй)=Я-Я 2)(ьр)Прйчем вероятность того, что четыре последовательные строки страничной ,таблицы будут пусты, составляет (-уфа вероятность того, что в группе иэ четырех последовательных строк страничной таблицы после нахождения свободной строки в оставшихся трех строках будет заполнена только одна, составляет ЗФ- йР Г /а) Тогда вероятность нахождения свободной страницы в оперативной памяти составляет 10Ъ-.сй)и+уэРПоэтому с помощью предлагаемого уст.ройства при достижении вычислитель-15ной системой стационарного режимадостигается- коэффициент загрузкиоперативной памяти, равный2 Ц )Уоп=1 ЦМ=-7 Э-О-УЫ)О+И р, 20О о Технико-экономические преимущест ва предлагаемого устройства управле. ния виртуальной памятью заключается в следующем.Устройство позволяет увеличить скорость обращения к оперативной памяти в 1,21 раза. Расчет производился в предположении, что время одч ного такта работы устройства Ьц =50 нс, задержка, вносимая элемен 1том сравнения 1 ц=10 нс, длительность цикла оперативной памяти 60=1000 нс, время выполнения операции сложения Ьс=100 нс, вероятность того, что в известном устройстве переадресация будет осуществляться с помощью аппаратных средств Д =0,9.При числе, блоков хранения страничной таблицы 2 ф =8 при достижении вычислительной системой стационарного режима, киэффициент загрузки оперативной памяти оп=0,998.мутатора, четвертый вход блока соединен с входом третьего регистра, выход которого соединен с первым прямым входом второго элемента И, выход которого соединен с входами элементов памяти седьмой и восьмой групп, первые и вторые инверсные входы третьего элемента И соединены соответственно с выходами первого .элемента И и элементов памяти шестой группы, первые, вторые, и третьи инверсные входы четвертого и пятого элементов И соедйнены с выходами первого элемента И, элемента сравнения и второ-го коммутатора соответственно, первые : вторые и третьи инверсные входы шестого, седьмого, восьмого и девятого элементов И соединены с выходами первого элемента И, элементов памяти пятой группы и второго коммута" тора соответственно, четвертые инверс ные входы четвертого, шестого и восьмого элементов И и четвертые прявые : входы пятого, седьмого й девятого элемейтов И соединены с выходами элементов памяти четвертой группы, пя. тые пряые входы шестого и седьмого элементов И и пятые прямые входы вось. мого и девятого элементов И соединены с выходами старшего и младшего разрядов третьего коммутатора. соответственно, выходы третьего, четвертого,пятого, шестого, седьмого, восьмого и девятого элементов И соединены с входами четвертого и пятого регистров выходы которых соединены с третьим выходом блока, восьмой вход блока соединен с управляющими входами деиифраторов, регистров, узла управления аанесением, первого коммутатора, с входом четвертой группы элементов памяти и с вторым прямым входом второго элемента И.4.Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок срав нения содержит элемент сравнения, два элемента И, причем первый вход элемента сравнения соединен с первым входом блока, второй вход элемента сравнения соединен с вторым входом блока, первые прямые входы первого и второго элементов И соединены с выходом элемента сравнения, второй и третий прямые входы первого и второго элементов И соединены с вторым входом блока, четвертый инверсный вход первого элемента И и четвертый ррямой вход второго элемента И соеДинены с вторым входом блока, выходы первого и второго элементов И являют.- ся первым и вторым выходом блока.5. Устройство по п.1, о т л ич а ю щ е е с я тем, что генератор адреса блока хранения содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор, коимутатор, причем входы элементов ИСКЗПОЧАЮЩЕЕ ИЛИ группы соединены с первым входом генератора,а первый и .второй входы коммутатора .соединены с вторым входом генератора ;и выходом элементов ИСКЛЮЧИщЕЕ ИЛИ группы соответственно, вход дешифратора соединен с вторым входом генератора, управляющий вход коьячутатора соединен с третьим входом генератора выходы коммутатора, дешифратора, соответствующих разрядов второго входа генератора и выходы группы элементов ИСКХЮЧАЮЦЕЕ ИЛИ являются выходом генератора..б. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок управления активностью содержит группу элементов памяти, регистр, счетчик, группу элементов И, элемент И, причем первый вход блока соединен с адресным входом элементов памяти группы, выход которых соединен с входом регистра, выход которого соединен с входом счетчика, выход которого соединен с входом элемента И и с первым входом элемен.тов И группы, выходы которых соединены с входами соответствующих элементов памяти группы, выход элемента И является выходом блока управления активностью, второй вход блока соединен с управляющими входами элементов памяти группы и регистра, а также с вторыми"инверсными входами элементов И группы.7. Устройство по п.1, о т л ич а ю щ е е с я. тем, что блок управления замещением содержит группу элементов ИЛИ, дешифратор, группу коммутаторов, узел приоритета, два элемента ИЛИ, причем входы коммутаторов и входы элементов ИЛИ груп пы соединены с управляющим входом блока, выходы элементов ИЛИ группы соединены с входами дешифратора, пер. вый выход которого соединен с управлжщими входами коммутаторов, вы-ходы. которых соединены с входами узла. приоритета, выходы которого соединены с входами первого и второго элементов ИЛИ соответственно,выход узла приоритета и выходы первого и второго элементов ИЛИ. соединены с первым выходом блока, второйвыход дешифратора соединен с вторым выходом блока.8. Устройство по п.1, о т л и-.ч а ю щ е е с я тем, что блок коррекции таблицы содержит четыре элемента И и элемент ИЛИ, причем первые входы первого, второго и третьего элементов И.соединены с первым входом блока, первый вход четвертого элемента И соединен с вторымвходом блока, выходы первого и четвертого элементов И соединены с входами элемента ИЛИ, выход которогои выходы второго, третьего и четвертого элементов,И подключены к вы 10233361023336 Риед в. щ очка ктор О. Бил Реда ав Фваа дпис ное а ИИПИ Государно делам из035, Москва,лиал ППП "Патентф, г. Ужгород, ул, Проектная,тор М % теще 4214 Н Составитель ербако Техредт, Мат Корре Тираж 706 По венного комитета СССР ретений и открытий -35, Раушская наб., д.ходу блока, третий вхдЬ блока соеди.нен с вторыми входами первого, второго, третьего и четвертого эле-.ментов И.9Устройство по п,1, о т л ич а ю щ е е с я тем, что блокФормирования Физического адреса содержит коммутаторы, формирователиэлемент И, причем первый вход первого коммутатора соединен с первымвходом блока, соответствующие разряды второго входа первого коммутатора соединены с первым и вторымвходами блока, выходом второго коммутатора и первого формирователя,вход которого соединен с второй группой входов блока, управляющий входвторого коммутатора соединен с второй группой входов блока, входы второго коммутатора соединены: с первой группой входов блока, первыйвыход блока соединен с выходом первого коммутатора, управляющий входкоторого соединен с четвертым входомблока; третий вход блока соединенс входом второго формирователя и суправляющим входом третьего коммутатора, входы которого соединены спервой группой входов блока, второйвыход блока соединен с выходами второго формирователя, с выходом элемента И, с выходом третьего коммутатораи вторым входом блока, первый инверс.ный и второй прямой входы элементаИ соединены с третьим входом блокасоответственно,Ф19. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок местного управления содержит линию задержки, элементы И, ИЛИ, триггеры, причем первые прямые входы первого,второго, третьего, пятого, шестого,седьмого, восьмого и девятого эле-.ментов И, входы пЕрвого, второго итретьего элементов ИЛИ и первый входпервого триггера соединены с вторымвходом блока местного управления,третьим входом которого являютсявторые прямые входы первого, второго,пятого, десятого, одиннадцатого, две"надцатого, тринадцатого, четырнадца- .того и пятнадцатого элементов И, входы четвертого, пятого и шестого элементов ИЛИ и второй вход перэоготриггера, выход которого соедйнен свторым инверсным входом седьмого эле"мента И и с вторым прямым входомвосьмого элемента И, выход первогоэлемента И соединен с первыми прямыми входами четвертого, двенадцатого,тринадцатого семнадцатого, восемнадцатого, девятнадцатого и двадца"того элементов И, выход седьмого злемента И соединен с первыми прямымивходами двадцать первого, двадцатьвторого,двадцать третьего и двадцатьчетвертого элементов и, выход восьмого элемента И соединен с первыми прямыми входами одиннадцатого, шестнадцатого, двадцать пятого, двадцать шестого и двадцать седьмого элементов И, второй прямой вход десятого элемента И соединен с выходом первого элемента ИЛИ, первый прямой вход двадцать восьмого элемента И является первым входом блока местного управления, к четвертому входу которого подключены второй прямой вход первого элемента И и третий инверсный вход второго элемента И, выходы второго, семнадцатого и воаемнадца-;того элементов И соединены с входамиседьмого элемента ИЛИ, вход линиизадержки соединен с выходом восьмогоэлемента ИЛИ входы которого соединены с выходами второго и семнадцатого элементов И, к пятому входу блока местного управления подключены входы девятого и десятого элементов ИЛИ, выход девятого элемента ИЛИ соединен с четвертым прямым входом семнадцатого элементаии с первым входом второго триггера, выход которого соединен с третьим инверсным входом тринадцатого элемента И и с третьими прямыми .входами четвертого и пятого элементов И, выход которого соединен с первым входом четвертого триггера, выход которого соединен с вторым прямком входом двадцать восьмого элемента И, выход которого соединен с третьими.,инверсными вхо-. дами семнадцатого и девятнадцатого 1 элементов И и с третьим прямым вхо- . дом восемнадцатого элемента И, выход десятого элемента. ИЛИ соединен с первым входом третьего триггера, выход которого соединен с третьим прямым входом двенадцатого элемента И, выход четырнадцатого элемента И соединен с вторыми входами второго и третьего триггеров и с вторыми прямыми входами семнадцатого, девятнадцатого, двадцатого и двадцать первого элементов И, вторые прямые входы шестнадцатого и двадцать вто"рого элементов И соединены с выхо дом пятнадцатого элемента И, выходшестого элемента ИЛИ соединен с вто рыми прямыми входами третьего, четвертого, шестого, девятого и двад цать седьмого элементов И, выходы двадцать третьего и двадцать .пятого элементов И соединены с входами одиннадцатого элемента ИЛИ, выходи двад"цать четвертого и двадцать шестого элементов И соединены с входами двенадцатого элемента ИЛИ, выход второго элемента ИЛИ соединен с вторымвходом четвертого триггера, выход четвертого элемента ИЛИ соединен .с вторым прямым входом двадцать третьего элемента И, выход пятого элемента ИЛИ соединен с вторыми прямы102333 б ми входами двадцать Четвертого,двадцать пятого и двадцать шестогоэлементов И, третьи прявще входыдвадцать пятого и двадцатьшестогоэлементов И подключены к шестомувходу блока, входы тринадцатого элемента ИЛИ соединены с выходами четвертого и девятого элементов И, выходы десятого элемента И, восьмогоэлемента ИЛИ, линии задержки, тринад",цатого элемента И, седьмого и третьего элементов ИЛИ и шестнадцатого элемента И соединены с.первым,вторым, четвертым, шестым, седьмым,девятым, двенадцатым выходами блокасоответственно, выходы одиннаццатого и двенадцатого элементов И подключены кпятому выходу блока местногоуправления, выходы первого, третье-.го, четвертого, шестого, девятого;двенадцатого, двадцать первого, двадцать второго и двадцать седьмогоэлементов И и одиннадцатого и двенадцатого элементов ИЛИ подключены квосьмому выходу блока местного управления, выходы девятнадцатого эле,мента И и тринадцатогь элементаИЛИ подключены к десятому выходу,блока местного управления, выходвосьмого элемента И подключен к одиннадцатому выходу блока. 11. Устроиство по п.З, о т л ич а ю щ е е с я тем, что узел управления занесением содержит элементы И, ИЛИ, причем первый и второй входы первого элемента ИЛИ соединены с выходами первого и второго элементов И, первый и второй входы второго. элемента ИЛИ соединены с выходами первого и третьего элементов И, первый и второй входы третьего элемента ИЛИ соединены с выходами второго и третьего элементов И, первый, второй и третий входы четвертого элемента ИЛИ соединены с выходами первого, второго и четвертого злеменИзобретение относится к вычислительной технике, в частности к систе мам виртуальной памяти, и может быть использовано в вычислительных маши-, нах и системах с виртуальной памятью.ИЗвестно устройство управления виртуальной памятью,.содержащее за" поминающее устройство из дескрипторных регистров, в которые операционная система помещает соответствия между Физическими и математическими тов И, перзыйвторой и третий входыпятого элемента ИЛИ соединены с выходами первого, третьего и пятогоэлементов И, первый, второй и третийвходы шестого элемента ИЛИ соединеныс выходами второго, третьего и шестого элементов И, первый и второй входы седьмого элемента ИЛИ соединеныс выходами седьмого и восьмого элемента И, первый и второй входы восьмого элемента ИЛИ соединены с выходами девятого и десятого элементовИ, первый вход узла соединен с первыми прямыми входами первого, второго, восьмого и десятого элементов И,второй вход узла соединен с вторымиинверсными входами первого и восьмого элементов И и с вторыми црямачивходами второго и десятого элементов И, седьмой вход узла соединенс первым прямком входом третьегоэлемента И, пятый вход узла управления соединен с первым прямым входом четвертого элемента И, восьмойвход узла соединен с вторыми прямыми входами четвертого, пятого и шестого элементов И, четвертый входузла соединен с первым инверснымвходом пятого элемента И и с первымпрямым входом шестого элемента И,третий вход узла соединен с первымипрямыми входами седьмого и девятогоэлементов И, соответствующие разряды шестого входа узла соединены с вторыми прялками входами седьмого и девятого элементов И соответственно, управляищий вход узла соединен с третьими прямыми входами первого, второго, .четвертого, пятого, шестого, седьмого, восьмого, девятого и десятого элементов И, с вторым прямым-; входом третьего элемента И ис первым входом первого элемента ИЛИ,третьими входами седьмого и восьмого элементов ИЛИ, выходы элементов ИЛИ и первого и второго элементов И являются выходом узла..номерами страниц. При этом предполагается, что количество дескрипторных регистров равно максимально возможному для одной программы количест ву страниц. Иатематический номер страницы в адресе представляет собой Фактически номер дескрипторного регистра, который должен быть использован при Формировании исполнительного адреЩ са. Информация, хранящаяся в дескрипторных регистрах, - это физические :номера страниц,Для определения Физи 1023336ческого адреса производится дешифри-.рование математического номера страни.цы. Выбирается соответствующий дес-.крипторный регистр, содержимое которого определяет соответствующий Физи"ческий адрес 1,5Однако этот вариант характеризуется больщими затратами оборудова"ния для реализации дескрипторныхрегистров, Поэтому такой вариант реализации аппаратуры преобразования ,10применим только в системах с оченьмалым количеством математических стра"ниц.Известно также устройство управления памятью, в котором аппаратура 15преобразования адресов отличается тем,что каждый из дескрипторных регистровзакреплен не за математическим номером страницы, а за определенной Физической страницей, Информацию, которуюоперационная система засылает в дескрипторные регистры, представляетсобой математические адреса страниц:в дескрипторный регистр, соответствующий определенной физической стра- .25нице, записывается математическийномер, по которому программа будетобращаться к этой странице. Выходная информация из дескрипторных регистров поступает на входы схемсовпадения. На другие входы схемсовпадения поступает математическийномер страницы. При обнаружении соответствия между математическим номером стоаницы и содержимым своегодескрипторного регистра схемой совпа-З 5дения Формируется сигнал совпадения.Если сигнал совпадения не выдан ниодной из схем совпадения, то переадресация осуществляется с помощью таблицпереадресации2 .40Недостатками данного варианта являются большие затраты оборудования,;необходимого для реализации дескрипторных регистров и схем совпадения,а также необходимость таблиц переадресации. В третьем варианте реализации аппаратуры преобразованиякаждый из дескрипторных регистровсостоит из двух частей, где записываются математические номера стра"ниц и соответствующие им физическиеномера. Выход разрядов каждого издескрипторных регистров с математическим номером страницы соединен спервым входом соответствующей схемы совпадения, на второй вход каж, дой из которых поступает математический номер страницы. Нри совпадении математического номера страни-,цы в адресе обращения кпамяти сматематическим номером страницы, 60записанным в дескрипторном регистре,.соответствующая схема совпадениявырабатывает сигнал совпадения. Этотсигнал управляет группой вентилей,соединенных с выходом той части :65 дескрипторного регистра, где находит- ся Физический номер страницы. Недостатком этого решения является его низкая скорость работы, обусловленная тем, что при невозможности переадресации с помощью дескрипторных регистров, количество которых мало, по сравнению с объемом оперативной памяти вычислительной системы, переадресация осуществляется программны" ми или микропрограммными средствами.Кроме того, это устройство не решает задачи размещения страниц в оперативиой памяти,Наиболее близким к изобретениюявляется устройство для динамического преобразования адресов,. содержащее регистр логического адреса, управляющий регистр, регистр Физического адреса, ассоциативные регистры,регистр общего назначения, причемсоответствующие выходы регистра логического адреса соединены с входамиассоциативных регистров и регистрафизического адреса соответственно,выходы соответствующих разрядов ре-.гистра логического адреса и управляющего регистра соединены с соответ ствующими входами арифметического устройства процессора, выход которого соединен с входом регистра общего назначения, выход которого соединен. с соответствующими входами регистра физического адреса и ассоциативных регистров, соответствующие выходы устройства управления процессора соединены с управляющими входамИуправляющего регистра, регистра логического и физическогоадресов, ассоциативных регистров, регистра общего назначения3.Недостатками известного устройства для динамического преобразованияадресов являются его низкая скоростьработыобусловленная тем, что приневозможности переадресации с помощью ассоциативных регистров, количество которых мало по сравнениюс объемом оперативной памяти вычислительной системы, переадресация осуществляется программными или микропрограммными средствами, ограниченные функциональные воэможности, заключающиеся в том, что это устройствоне решает задачи размещения в оперативной памяти новой вводимой страницы, а также не определяет номерастраницы в оперативной памяти, которая возможно будет замешаться,Цель изобретения - повышениебыстродействия устройства.Поставленная цель достигаетсятем, что в устройство управлениявиртуальной памятью, содержащее регистры логического и Физическогоадреса, управляющий регистр, регистробщего назначения, буферный регистр,элемент сравнения, блоки сравнения,1023336 и регистр флажков, причем вход регистрого соединен с третьим входом каждо" го из блоков страничной таблицы, первые выходы каждого из которых соединены с первой группой входов блокаформирования Физического адреса, . 40 45 50 55 60 ной таблицы содержит четырнадцать групп элементов памяти, пять регист;ров, два дешифратрра, элемент сравнения, узел управления занесением, , три коммутатора, девять элементов И, причем соответствующие разряды первого входа блока соединены с входами первой и. второй группы элементов памяти с первьиа входом элемента сравнения и с первым пряьнм входом первого элемента И, второй и третий пряьне входы которого соединены с выходами пятой и шестой групп элементов памяти, соответствующие выходы группы разрядов второго входа блока соединены с входами третьей, тринадцатой и четырнадцатой ; групп элементов памяти, с первым и вторым входами первого коммутавходом блока Формирования фиэмчеекогоадреса, четвертый вход которого еое у блок местного управления, введеныблоки хранения страничной таблицы,генератор адреса блока хранения,блок формирования физическбго адреса, блок преобразования адреса, блокуправления замещением, блок управления активностью, блок коррекциитаблицы, регистр замещаемой страницы ра логического адреса соединен свходом адреса устройства, выход ре.гистра логического адреса соединенс первыми входами блока преобразования адреса, элемента сравнения ис.входом буферного регистра, выходкоторого соединен с вторьк входомэлемента сравнения, выход которогосоединен с первым входом блока местного управления, другие пять входовкоторого соединены с управлякщимвходом устройства, с синхровходомустройства, с входом Слово состоя-ния программист, с вйходми блоковсравнения и с первым выходом блокауправления замещением соответственно, выход управляющего регистра соединен со вторым входом блока преобразования адреса, выход которогосоединен с первыми входами блоковхранения страничной таблицы, блоковсравнения, блока формирования Физического адреса и генератора адресаблока хранения, выход которого соединен со вторыми входами блоков страничной таблицы и блока Формирования Физического адреса и с входом блока управления активностью, выход котовторая группа входов которого соедииена с выходами каждого из блоковсравйения, которые соединены также с четвертыми входами соответствующих блокоВ хранейия страничной таблицы,второй выход каждого из которых соединен со вторым входом соответствующегО блока сравнения, третьи выходыблоков хранения страничной таблицы соединены с первым входом блокауправления замещением, первый вюаддкоторого .соединен с шестым входомблока. местного управления и с пятими входамй каждого из блоков хране"ния страничной таблицы, шестой входкаждого из которых соединен с выходом блока коррекции таблицы, первыйи второй входы которого соединены .соответственно с выходом старшихразрядов регистра общего назначенияи с вторым выходом блока управлениязамещением, второй и первый выходыкоторого соединены соответственнос входом регистра флажков и с пятым ы 20 30 динен с входом "Слово состояния прог"раммы", первый и второй выходы блокаформирования Физического адреса соединены соответственно с входами регистра Физического адреса и .регистра замещаемой страницы, второй вход генератора адреса блока хранения соединен с выходом мпадших разрядов регистраобщего назначения, вход "Код операции оперативкой памяти" устройствасоединен с седьмыми входами блоковстраничной таблицы, выходы блокаместного управления свосьмого подвенадцатый. соединены соответственно с управляющими входами регистровлогического и физического адреса,управляющего регистра, буферного реегистра, блоков хранения страничнойтаблицы, генератора адреса блокахранения, блока управления активностью, блока коррекции таблицы, регистров замещаемой страницы и Флажков,с выходом "Прерывание", с первымуправляющим выходом устройства ис вторым управляющим выходом устройства, адресный выход устройства со- .единен с выходом регистра физического адреса. При этом блок преобразования адреса содержит вычитатель, группу элемен тов И и элемент ИЛИ-НЕ, причем выходи соответствущаих разрядов первого и второго входов блока соединены с входами уменьшаемого и вычитаемоговычитателя соответственно, выход знанового разряда вычитателя соединенс первым входом группы элементов.И,второй вход которой соединен с соот-.ветствующими разрядами второго входа блока, оставшиеся .разряды второговхода блока соединены с входами элемента ИЛИ-НЕ, выход которого и оставшиеся разряды второго входа блока, соответствующие разряды первого вхо- . да блока и выход группы элементов И являются выходом блока преобразования адреса.1 Кроме того, блок хранения странич 1023336тора, с адресными входами всех группэлементов памяти и с первым и вторымвходами узла управления занесением,выход которого соединен с управляющими входами элементов памяти всехгрупп, дцресные входы элементов памяти первых шести групп соединены свыходом первого коммутатора, третийи четвертый входы которого соединены с выходами тринадцатой и четырнадцатой групп элементов памяти соответственно, группы разрядов шестоговхода блока соединены с третьим входом узла управления занесением и свходами элементов памяти пятой, шестой, одиннадцатой и двенадцатой групп 5входы девятой и десятой групп элементов памяти соединены соответственнос выходами первого и второго дешифраторов, входы которых соединены соответственно с выходами первого и вто Орого регистров, вход первого из которых соединен с выходами элементовпамяти седьмой, девятой и одиннадцатой групп а выходы восьмой, десятойи двенадцатой групп элементов памяти р 5соединены с входом второго регистра,выходы элементов памяти первой, второй и третьей групп соединены с первым выходом блока, выход третьейгруппы элементов йамяти соединен так-ЗОже с управляющими входами второго итретьего коммутаторов и с четвертымвходом узла управления занесением,пятый, шестой, седьмой, и восьмойвходы которого соединены с седьмымвхОдом блока, пятым и третьим входамиблока и выходом третьего регистрасоответственновыход первой групйыэлементов памяти соединен с второйгруппой входов элемента сравнения,выход которого и выходы второй и шесОтой групп элементов памяти и второгокоммутатора соединены с вторым выходом блока, выходы девятой и десятойгрупп элементов памяти соединены спервцм и вторым входами третьего 45коммутатора соответственно, выходиодиннадцатой и двенадцатой групп элементов памяти соединены.-с первымни вторым входами второго коммутатора,четвертый вход блока соединен с входом третьего регистра,.выход которого соединен с первым прямым входомвторого элемента И, выход которогосоединен с входами седьмой и восьмой групп элементов памяти, первые 55и вторые инверсные входы третьегоэлемента И соединены с выходами первого элемента И и шестой группыэлементов памяти, первые, вторыеи третьи инверсные входы четвертого бОи пятого элементов И соединены свыходами первого элемента И, элемен,та сравнения и второго коммутаторасоответственно, первые, вторые итретьи инверсные входы шестого,седьмого, восьмого и девятого элементов И соединены с выходами.первого элемента И, пятой группы, элементов памяти и второго коммутатора соответственно, четвертые инверсные входы четвертого, шестого и восьмого элементов И и четвертые прямые входы пятого, седьмого и девятого элементов И соединены с выходами четвертой группы элементов памяти, пятые пря- мые входы шестого и седьмого элементов И и пятые прямые входы восьмого и девятого элементов И соединены с выходами старшего и младшего разрядов третьего коммутатора соответственно, выходы третьего, четвертого, пятого, шестого, седьмого, восьмого и девято го элементов И соединены с входами четвертого и пятого регистров, входы четвертого и пятого регистров, выходы которых соединены с третьим выходом блока, восьмой вход блока соединен с управляющими входами дешифраторов, регистров, узла управления занесением, первого коммутатора, с входом четвертой группы элементов пан с вторым прямым входом второг элемента И.Причем блок сравнения содержит элемент сравнения, два элемента И, первый вход элемента сравнения соеди нен с первым входом блока, второй вец, элемента сравнения соединен с вторыми входом блока, первые прямоте входы пар; вого и второго элементов И соединены с выходом элемента сравнения, второй и третий прямые входы первого иавторого элементов И соединены с вторым входом блока, четвертый инверсный ващ вход первого элемента И и четвертый прямой вход второго элемента И соедин, иены с вторым входом блока, выходы первого и второго элементов. И являются первыМ и вторым выходом блока.Кроме того, генератор адреса блока хранения содержит группу Элементов ИС 1 ОЮЧАЮЩЕЕ ИЛИ, дешифратор, коммун тор, причем входы группы элементов ИСКЛЮЧАВШЕЕ ИЛИ соединены с первым входом генератора, а первый и второф входы коммутатора соединены с. соот-, ветствующими разрядами второго входа генератора и выходом группы элемен тов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, вход дешифратора соединен с соответст-. вующими разрядами второго входа генами ратора, управляющий вход коммутатора соединен с трезьим входом генератора, выходы коммутатора, соответствующих разрядов второго входа генератора и выходи дешифратора и группы элементов ИСКЛИЧМЩЕЕ ИЛИ являются выходОм генератора адреса блока хранения.Блок управления .активностью содержит группу элементов памяти, регистр, счетчик, группу элементов И, элемент1023336 9И, причем первый вход блока соединен вый выход блока соединен с выходомс адресным входом груйпы элементов .первого коммутатора, управляющийпамяти, выход которой соединен с вхо- вход которого соединен с четвертымдом регистра, выход которого соединен входом блока, третий вход блока соес входом счетчика,.выход которого сое- динен с входом второго Формироватедядннен с входом элмента И и с первоми 5 и с у равляыщ м входом третьего комвходами группы элементов И, выход . чутатора, входы которого соединеныкоторой соединен с входом группы эле- с первой группой входов блока формиментов памяти, выход элемента И явля- рования физического адреса, второйется выходом блока управления актив- . выход блока соединен с выходами вто;ностью, второй вход блока соединен10 рого Формирователя, с выходом трес управляющими входами группы зле-. тьего коммутатора, с вторым входомментов памяти и регистра, а также блока, с выходом элемента И, первыйс вторыми инверсными. входами группы инверсный и второй прямой входы злеэлементов И. мента И соединены шестью и седьмымПри этом блок управления замещени-Я входом блока соответственно,ем содержит группу элементов ИЛИ,дешифратор, группу коммутаторов, . Блок местного УпРавлениЯ соДеР-узел приоритета, два элемента ИЛИ, , жит линию задеРжки, элементы И, ИЛИ,причем. соответствующие разряды входа ,триггеры причем первые прямые вхоблока соединены с входами всех ком- ды пеРвого, второго, третьего, пя 20 того, шестого, седьмого, восьмогомутаторов.и с входами группы элеменВходой дешифратора, первый выход кокИЛИ, первый вход первого триггераторого соединен с управляийими вхо . и соответствующие разряды третьеговосьмого, десятого и одиннадцатого,соединены с входами узла приоритетаф выходов блока местного уп авл ниясоответствующие выходы которого сое- являются с ответств цими з явторого входа блока местного управ-злементов ИЛИ соответственно, выходузла приоритета и выходы первого и ЗОвторого элементов ИЛИ являвтся пер-ляются вторые прямые входы второго,вым.выходом блока управления замеще . .пятого, десятого, одиннадцатого,нием, второй выход дешифратора сое- . . двенадцатого, тринадцатого, четыр-.динеи с вторым выходом блока управ-надцатого и пятнадцатого элементов Ивходы четвертого, пятого и шестогоБлоккоррекции таблицы содержит . З 5 элементов ИЛИ и второй вход первогочетыре элемента И и элемент ИЛИ, . триггерами выход которого соединенпричем первые входы первого, втррого с вторым .инверсным входом седьмогои третьего элементов И соединены . элемента И и с вторым прямым входомс соответствующими разрядами первого, ,восьмого элемента И, выход первоговхода блока, первый вход четвертого 40 элемента и соединен с первыми прямызлемента И соединен.с вторым входом. . мя входами четвертого, двенадцатого,"блока, выходы цервого и четвертого тринадцатого, семнадцатого, восемэлементов И соединены с входами зле-иадцатого, девятнадцатого и двщцамента ИЛИ, выход которого и выходы того элементов И, выход седьмого:второго, третьего и четвертого эле злеф-нта И соедйнен с первыми пря-ментов, Й.являются выходом блока, тре ьами входами двадцать первого, двад-тий вход блока соединен с вторыми цать второго, двадцать третьего- входами первого, второго, третьего и двадцать четвертого элементов И,и четвертого элементов И, . Выход восьмого элемента. И соединенс первыми прямыми входами одиннадцаКроме того, блок формирования о того, шестнадцатого, двадцать пятого,физического адреса содержит коммута- двадцать шестого и двадцать седьмоготоры, форяирователй, элемент И, элементов И, второй прямой вход де.причем первый вход первого коммута- сятого элемента И соединен с выходомтора. соединен с первым входом блока, .первого элемента ИЛИ, первый прямойсоответствующие разряды второго входами вход двздцать восьмого элемента И явпервого коммутатора соединены с пер- ляется первым входом блока местноговым и вторым: входами блока, выходом . Управления, четвертым входом котороговторого коммутатора и первого форми- является второй прямой. вход первогорователя, вход которого соединен элемента И и третий инверсный вход .с второй группой входов блока, управ.щ второго элемента И, выходы второго,ляющий вход второго коммутатора сое- семнадцатого.и восемнадцатого элединен с второй группой входов блока . ментов И соединены с входами седьмоформирования фиаического адреса, го элемента ИЛИ, вход линия задержкивходы второго коммутатора соединены , соединен с выходом восьмого элементас первой группой входов блока, пер у ".ИЛИ, входы котОрого соединены с вы