Постоянное запоминающее устройство на элементах памяти с 2 логическими состояниями

) С 11 С 11/О ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ держит матентами памя и состояниями с акопитель с эле чныи столбца, (2-1 ) усия, преобразователь ения, источник опоршифрато лителей г строки считыван код ных схему срав отенциалов, х импульсов ы информаци усилитель программиэлемент ИЛИ-НЕ,нных входов, выхоРую и входов кода объема пам и, доходы и е проной опорничныиод иционным аодов одом. В случае несовпад силитель программирующ беспечивает приращение и их импузаряда ьсова плаента вающем затворе памяти, и далее анзист сущест ирован ной ши 1 ил.,а эл яется ново го значени авнение моди потенциала разр с входным кодом ы накопител 1 табл. зобретени ной техни остоянное а элемента тносится к вычисли к постоян поминающее устройстпамяти с 2 логическе, а имениющим устройс ным омин твам, и на гть исполь ройства в ими состояниям акопитель 1, с памяти, дешиф толбца 4, 2 -1 ия, преобразов содержит матричныи стоящий из элементов аторы строки 3 и усилителей 5 считыватель 6 кода, схему 7 ник 8 опорных потень 9 программирующих нт ИЛИ-НЕ 109 и инодов 11, и информа, п входов 13 кода вляется расшиозможностейезаписи инфорсравнения, источ циалов, усилител импульсов, элеме мационных выхнных входов 1 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОбРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГНКТ СССР(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО НА ЭЛЕМЕНТАХ ПАМЯТИ С 2 ЛОГИЧЕСКИМИ СОСТОЯНИЯМИ(57) Изобретение относится к вычислительной технике, точнее к постоянным запоминающим устройствам, и наиболее эффективно может быть использовано при реализации устройства вниде интегральной схемы. Цель изобретения - расширение функциональныхвозможностей устройства за счет перезаписи информации в накопителе.Постоянное запоминающее устройствона элементах памяти с 2логическиболее эффективно может бьзовано при реализации уствиде интегральной схемы,Целью изобретения ярение функциональных вустройства за счет пермации в накопителе.На чертеже изображено предлагае.мое устройствополнительныи выход, адресныетри управляющих входа, В режимграммирования потенциал разряшины накопителя сравниваетсяными сигналами, полученный едкод преобразуется в двоичныйсравнивается с входным информобъема памяти, адресные входы 14,дополнительный выход 15, первый 16,второй 17 и третий 18 управляющиевходы,5Матричный накопитель 1 состоитиз элементов 2 памяти, которые черезадресные и разрядные шины соединенысоответственно с дешифраторами строки 3 и столбца 4. Основные входы дешифраторов строки 3 и столбца 4 соединены с адресными входами 14 устройства, а их дополнительные входысоединены между собой и подключенык второму входу усилителя 9 программирующих импульсов и к третьему управляющему входу 18 устройства Вы.од дешифратора 4 столбца подключенк первым входам усилителей .5 считывания и к выходу усилителя 9 программирующих импульсов. Вторые входыусилителей 5 считывания соединены ссоответствующими выходами источника8 опорных потенциалов вход которогоподключен к второму входу элемента 25ИЛИ-НЕ 10 и к второму управляющемувходу 17 устройства. Третьи входыусилителей 5 считывания подключенык первому входу элемента ИЛИ-НЕ 10и к первому управляющему входу 16 30устройства. Выходы усилителей 5 считывания соединены с входами преобра".зователя б кода, выходы которогосоединены с информационными входамипервой группы схемы 7 сравнения и.являются информационными выходами 11устройства, Информационные входы 12и входы 13 кода объема памяти устройства соединены соответственно синформационными входами второй группы и с управляющими входами схемы 7сравнения, выход которой подключенк третьему входу элемента ИЛИ-НЕ 10и является дополнительным выходом15 устройства. 45 Устройство работает следующим образом,Матричный накопитель 1 состоитоиэ элементов 2 памяти (ЭП) с 2 ло-,гическими состояниями, В качествеЭП могут использоваться элементы наМДП-транзисторах с накоплением заряда, в частности на лавинно-инжекционных МДП-транзисторах с плавающим55затвором, Для таких ЭП 2 величинапотенциала на разрядной шине выбранного ЭП 2 определяется величиной за-ряда, захваченного плавающим затвором в ходе операции программирования ЭП 2,Предложенное устройство допускает работу в двух режимах: считывания и программирования,В режиме считывания на первомуправляющем входе 16 поддерживаетсясостояние логического "0", что снимает блокировку с усилителей 5 считывания, а на втором управляющемвходе 17 - состояние логической "1",что обеспечивает через элемент ИЛИНЕ 10 отключение усилителя 9 программирующих импульсов от выходнойшины дешифратора 4 столбца. Сигналс выхода последнего поступает на входы усилителей 5 считывания, где онсравнивается с сигналами опорныхуровней, задаваемыми источником 8опорных потенциалов, В результате на,выходах усилителей 5 считывания формируется единичный код, который преобразователем 6 кода преобразуетсяв двоичный п-разрядный код, поступающий на информационные выходы 11 устройства.Возможные состояния элементовпамяти и соответствующие им выходные коды устройства представлены в таблице. В режиме программирования работа устройства состоит иэ последователЬ- ности циклов, каждый из которых содержит операции сравнения и собственно программирования,Пусть перед началом программирования все ЗП 2 приведены в исходное состояние, которому соответствует уровень потенциала на выходе дешифратора 4 столбца ниже наименьшего уровня опорного потенциала, В режиме программирования на второй управляющий вход 17 подается сигнал низкого уровня, а состояние сигнала на первом управляющем входе 16 обеспечивает разделение операций режима программи" рования на операции сравнения и программирования.Положим для определенности, что на всех входах 13 кода объема памяти устройства поддерживаются состояния высокого уровня, которые разрешают выполнение попарного сравнения входных сигналов в схеме 7 сравнения по всем разрядам, Тогда при совпадении кода, хранимого выбранным ЭП 2, и входного кода, подлежащего записи вматричный накопитель 1, на выходе схемы 7 сравнения (т.е. на дополнительном выходе 15 устройства) формируется сигнал высокого уровня, кото 5 рый информирует пользователя о необходимости прекращения цикла программирования для данного ЭП 2, Этот же сигнал обеспечивает через элемент ИЛИ-НЕ 10 отключение усилителя 9 10 программирующих импульсов. Если схема 7 сравнения указывает на несовпадение кодов, то внешними средствами сигнал.на первом управляющем входе 16 переводится в состояние низкого уровня, блокируя в текущем состоянии все усилители 5 считывания и разрешая работу усилителя 9 программирующих импульсов. При этом число формируемых программирующих импульсов 20 должно быть таким, чтобы приращение заряда на плавающем затворе -транзистора ЭП 2 вызывало приращение 6 Б потенциала на выходе дешифратора 4 столбца, которое не превышало бы по лавину величины Ь У; (таблица). При этом выполнение операции программирования обеспечивается также сигналом высокого напряжения,постоянно присутствующим на третьем управляю щем входе 18 устройства.После выполнения собственно опе 15 рации программирования снова выполняется операция сравнения, и такпродолжается до момента регистрациисхемой 7 сравнения совпадения входного и выходного кодов устройства.Наличие входов 13 и некоторое усложнение традиционной схемы срав нения позволяют при уменьшении числа возможных состояний ЭП 2 увеличивать размеры "окна" детектирования каждого состояния, Из таблицы видно, что, если не учитывать результаты 45 сравнения младших разрядов (например, двух младших разрядов) входного и выходного кодов, что достигается установкой на двух входах 13 состояний низкого уровняу величина Окна де 50 тектирования учетверяется для каждого состОяния ЭП 2. При этом следует помнить, чтовыбранный код объема памяти устанавливается перед началом программирования устройства и сохраняется неизменным при его последующей эксплуатации. Поэтому состояние сигналов на входах 13 кода объема памяти однозначно определяет, какие раэряды выходного кода следует отбросить перед его последующей обработкой,Если уменьшать объем памяти путем наложения запрета на сравнение старших разрядов входного н выходного кодов, то образуются группы диапазонов выходного потенциала дешифратора 4 столбца, для каждого из которых действительная часть выходного. кода устройства прингмает одинаковое зна" чение, Это позволяет исключйть необходимость ст;.рания всего массива записанной в устройство информации для-,установки ЭП 2 в исходное состояние в тех случаях, когда в силу различных причин в режиме программирования для какого-либо ЭП 2 имел место переход через требуемое состояние его устано:.ки (например, при установке ЭП 2 в состояние Б его выходной сигнал превысил уровень Б таблица). В этом случае запрет сравнения старших разрядов дает возможность при попадании во второй диапазон группы установить ЭП 2 в требуемое состояние.Для повышения вероятности считывания достоверного кода состояния ЭП 2 потенциал на выходе дешифратора 4 столбца должен лежать вблизи середины соответствующего диапазона опорных потенциалов, Это достигается использованием управляемого источника 8 опорных потенциалов. В режиме программирования при записи в ЭП 2 кода х-го логического состояния по сигналу низкого уровня на втором управляющем входе 17 на выходахисточника 8 опорных потенциалов устанавливаются следующие уровни сигналов: Поп 1+ Попрп; оп; + (2 фгде Пр, - величина опорного потенциала в режиме считывания, а максимальное изменение потенциала Ь Б в цикле программирования не должно превышать половину диапазона опорных потенциалов,Программирование.-го логического состояния заканчивается, когда потенциал на выходе дешифратора 4 столбца превысит опорный потенциал/Оп 1 фТаким Образом, технико-зкономи- ческое преимущество предложенного устройства перед прототипом состоит1552228 Уровень потенциала на выходах преобразоЛогичесУоовень потепциала на Выходах усилителей считы"нация Уровень поте кое со-лстоянир циала на разрядной шине ЗП 2 вателя кода 7 1 23ллтлтл лепетал лет л л л- оп; Пап 2 Б . Ь-.- о г 5 у и,П,.опБоя,БоПоп -. .1,;,По 1Поп По 11 Поп "оп Оопг В расширении его функциональных возможностей за счет перезаписи инфорации в накопителе при сохранении высокой надежности работы устрой 5 Ствс,формула изобретения Постоянное запоминающее устройстИво на элементах. памяти с 2 логичесКИМ СОСТОЯНИЯМИ, СОДЕРжаЩЕЕ ОПГаНИлл зованый по строкам и столбцам матричный накопитель, адресные входы, и информационных входов,. и информаллП ,юпионных Выходов, 2 - усили гелеи счи, ьваия, прробфазователь кода, при".ем Выходы усилителей считывания соединены с Входами преобразовггеля к оцавыходы которого 5 ВГяотся инфор 20 мацонными выходами устройства, о тл и ч а и щ е е с я тем,. что, с цепью рас.иреия функциональных Возможностей устройства за счет перезаписи информации в накопителе, элементы памяти накопитепя Выполнены на КДП-транзисторах с накоплением заряда, а устройство содержит дешифраторы строки и столбца, источник опор" НЫХ 1:ОТС 1 ЦИЗЛОВ р СХЕМУ Сус 1 ЬИЕИЯ р ЗО элемент ИЛИ-НЕ, усилитель программил ру 0 цх импульсов три упраВЛ 51 юцих Входа и ВХОДОВ кОДа Объсма памЯти и БС 1 ОЫОГЯТРЛЬНЫЙ 13 ЫХОД л ПР 1 ЧЕМ ДЕ литераторы строки и столбца соединеныс адресными и разрядными шинами накопителя. соответственно, их адресныевходы подключены к адресным входамустройства, а выход дешифратора столб"ца соединен с выходом усилителя программирующих импульсов и с первымивходами усилителей считывания, вторые Входы которых подключены к соответствующим выходам блока опорныхпотенциалов, третьи входы усилителейсчитывания соединены с первым управлякщим Входом устройства и с первымВходом логического элемента ИЛИ НЕ,второй вход которого соединен с Вторым управляющим входом устройства ис входом источника опорных потенциалов, а третий вход соединен с вспомогательным выходом устройства и свыходом схемы сравнения, информацион;ные входы первой группы которой соединены с информационными входамиустройства, информационные входы второй группы подключены к информационным выходам устройства, а управляющие входы соединены с входами кодаобъема памяти устройства выход логического элемента ИЛИ-НЕ соединен спервым входом усилителя програмМирующих импульсов, второй вход которогосоединен с третьим управляющим входомустройства и с дополнительными входгми дешифраторов строки и столбца. О 0 0 О 0 0 0 0 0 0 0 1 О 0 О 0О 0 О О, 01 О 0 0 1 0 0 1 О 0 1 0 1 1 0 1 1 О 11 1 11552228Составитель С,Сушкодактор О.Юрковецкая Техред М,Ходанич Корректор О.Ципле аказ 333 Тираж 486 Подписное НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5тельский комбинат "Патент", г. Ужгород, ул, Гагарина, 10изводственно