Интегро-вычислительная структура

Союз Советскик Социалистических РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ щ 857987(22) Заявлено 1111,79 (21) 2839097/18-24с присоединением заявки йо(51)М. Кл. С 06 Г 7/64 Государственный комитет СССР по делан изобретений и открытий(54) ИНТЕГРО-ВЫЧИСЛИТЕЛЬНАЯ СТРУКТУРА Недостатком известной, интегрирующей структуры является ее низкая надежность. Изобретение относится к вычислительной технике и предназначено длярешения широкого класса задач, описываемых системами дифференциальныхи алгебраических уравнений и уравнениями, сводящимися к дифференциальным, для моделирования сложных динамических систем, непрерывных процессови подвижных объектов, а также для10использования в системах управленияэтими процессами и объектами.Известна цифровая интегрирующаяструктура, содержащая решающие блоки,блок коммутации, блоки ввода и выво=да и блок управления, и предназначенная для решения широкого классазадач, описываемых системами дифференциальных и алгебраических уравненийи уравнениями, сводящимися к дифференциальным 11 .Недостатком известной структурыявляется трудность миниатюризациииэ-за наличия блока коммутации, имеющего очень большое количество внешних выводов и требующего большихзатрат оборудования,Наиболее близкой по техническойсущности к предлагаемому изобретениюявляется цифровая интегрирующаяструктура, содержащая решающие блоки, 30 блок ввода, блок вывода, блок набора,блок управления, блок коммутации,причем выход блока набора соединенс группой входов каждого решающегоблока, а вход блока набора соединенс первым выходом каждого решающегоблока, первый выход блока ввода соединен с первым входом каждого решающего блока, первый выход блокауправления соединен с входом блокаввода и вторым входом каждого решающего блока, а вход блока управлениясоединен с вторым выходом каждогорешающего блока и с первым входомблока вывода, второй вход которогосоединен с вторым выходом блокауправления, первая группа входовблока коммутации соединена с вторымвыходом. блока ввода, а каждый входвторой группы входов блока коммутации соединен с первым выходом соответствующего решающего блока, перваягруппа входов каждого решающего блока соединена также с соответствующей группой выходов блока коммутации Г 2 ДЦель изобретения - повышение надежности.Поставленная цель достигается тем, что в структуру, содержащую блок ввода, блок управления, блок вывода и решающие блоки, каждый из которых включает арифметико-логический узел, причем выход блока ввода соединен с первым входом арифметико-логического узла каждого решающего блока, первый выход блока управления соединен с входом блока ввода и вторым входом арифметико-логического узла каждого решающего блока, второй выход блока управления соединен с входом блока вывода, группа входов которого соединена с первыми выходами арифметико-логического узла каждого решающего блока, введены адресный счетчик, элемент ИЛИ положительных приращений, элемент ИЛИ отрицательных приращений и в каждый решающий блок введены группа регистров адреса, регистр адреса, триггеры положительных и отрицательных приращений, группа узлов сравнения, узел сравнения, входные элементы И положи. тельных и отрицательных приращений, выходные элементы И положительных и отрицательных приращений, причем вход адресного счетчика соединен с третьим выходом блока управления, выход каждого разряда адресного счетчика соединен с группой входов блока управления, с первой группой входов узла сравнения каждого решающего блока и с первой группой входов узлов сравнения группы каждого решающего блока, выход блока ввода соединен с первыми входами регистра адреса и регистров адреса группы каждого решающего блока, первый выход блока управления соединен с вторым входом регистра адреса, с вторыми входами регистров адреса группы и с нулевыми входами триггеров положительных и отрицательных приращений каждого решающего блока, в каждом решающем блоке вторая группа входов узлов сравнения группы соединена с выходом каждого разряда соответствующего регистра адреса группы и вторая группа входов узлов сравнения соединена с выходом каждого разряда регистра. адреса, выходы узлов сравнения группы соединены с первыми входами соответствующих входных элементов И положительных и отрицательных приращений каждого решающего блока, группы входов арифметико-логического узла соединена с выходом триггеров положительных и отрицательных приращений каждого решающего блока, единичные входы которых соединены соответственно с выходами входных элементов И положительных и отрицательных приращений каждого решающего блока, второй и третий выходы арифметико-логического 15 2 О 25 30 35 40 50 60 65 узла соединены соответственно спервыми входами выходных элементов Иположительных и отрицательных приращений в каждом решающем блоке,вторые входы которых соединены свыходом узла сравнения каждого решающего блока, входы элементов ИЛИ положительных и отрицательных приращений соединены соответственно с выходами выходных элементов И положительных и отрицательных приращенийкаждого решающего блока, а их выходысоединены соответственно с вторыми,входами каждого входного элемента И положительных и отрицательных приращений каждого решающего блока,На фиг. 1 представлена блок-схемаинтегро-вычислительной структуры;на фиг. 2 - блок управления структуры,Структура содержит блок 1 управления, блок 2 ввода, блок 3 вывода,адресный счетчик 4, элемент ИЛИ 5положительных приращений, элементИЛИ 6 отрицательных приращений ирешающие блоки 7, содержащие арифметико-логический узел 8, регистр 9адреса, группу регистров 10 адреса,триггеры 11 положительных приращений, триггеры 12 отрицательных приращений, узел 13 сравнения, группуузлов 14 сравнения адресов, входныеэлементы И 15 положительных приращений, .входные элементы И 16 отрицательных приращений, выходной элементИ 17 положительных приращений, выходной элемент И 18 отрицательных приращений.Блок 1 управления (фиг,2) содержитпульт 19 управления, счетчик 20итераций, узел 21 пуска-останова,узел 22 управляющих импульсов и потенциалов. Узел 21 содержит первыйэлемент 23 сравнения, второй элемент 24 сравнения, первый элементИ 25, инвертор 26, второй элемент.И 27, первый элемент 28 задержки,первый элемент ИЛИ 29, второй элемент ИЛИ 30, первый триггер 31, второй элемент 32 задержки, третий элемент ИЛИ 33, второй триггер 34, третий элемент И 35, четвертый элементИ 36, третий триггер 37, пятый элемент И 38, третий элемент 39 задержки, четвертый элемент ИЛИ 40,Узел 22 управляющих импульсови потенциалов содержит распределитель 41 импульсов, элемент И 42,счетчик 43, элемент ИЛИ 44, дешифратор 45, групп 46 клапанов, группу47 триггеров, генератор 48 тактовыхимпульсов, группу входов 49 бЛохауправления, первый выход 50 блокауправления, второй выход 51 блокауправления, третий выход 52 блокауправления,Решение задач на интегро-вычислительной структуре осуществляетсяприближенными методами численногоинтегрирования. Результаты решения получаются в виде числовых значений искомых величин через разные интервалы времени.Решаемая задача представляется в виде симметричной Формы уравнений ШеннонаЗЮ =Е АР.Ж.;3И%к .-Ак"К="РК"Ч,к 1 10 Я 2 а ДхР(Х) ЪРО, К=,ЗМ,15где Рок,и Рцр, ( =1, 2 и) являютсяпостоянными коэффициентами, принимающими значения 0 или 1 в зависи,мости от решаемой задачи,На входе арифметико-логическихузлов информация подается в видеприращений подынтегральной функциии переменной интегрирования. Арифме-тико-логический узел оперирует содноразрядными приращениями, представленными в тернарной системе кодирования, и выполняет цифровое интегрирование,суммирование приращений,функцию знака, ограничение, слежение.Программа коммутации для каждогорешающего блока записывается в виде 30адресов входных приращений по каждому входу.Перед настройкой интегро-вычислительной структуры на решение задачии выполнением процесса решения производится установка в исходное положение блока 2 ввода и узла 8, регистра 9, регистров 10, триггеров 11и 12, соответствующего сигнала с выхода пульта 19 управления на выход50 блока 1 управления, Одновременноподачей этого же сигнала на выход 51блока 1 управления производится установка в исходное состояние блока 3вывода, а подачей этого сигнала с выхода пульта 19 управления через элементы ИЛИ 33 и ИЛИ 29 блока 21 натретий выход 52 блока 1 управленияпроизводится установка в нулевое положение адресного счетчика 4. Крометого, этот сигнал с выхода пульта 5019 управления, пройдя через ИЛИ 33,устанавливает в нулевое положениетриггер 34 блока 21 и счетчик 20,пройдя через элемент ИЛИ 40, устанавливает в нулевое положение тРиггеРы 5531 и 37 блока 21, пройдя через элемент ИЛИ 44, устанавливает в нулевоеположение счетчик 43 блока 22, атакже устанавливает в исходное положение распределитель 41 импульсовблока 22, поступив на третий его вход. 0Затем производится настройка интегро-вычислительной структуры нарешение задачи. При этом с выходапульта 19 управления подается сигналначала настройки, который через выход 50 блока 1 управления поступает в блок 2 ввода и через элемент ИЛИ 30 блока 21 поступает на единичный вход триггера 31 этого же блока. В результате триггер 31 блока 21 переходит в единичное состояние и подает на первый вход распределителя41 импульсов блока 22 сигнал разрешения запуска,По этому сигналу распределитель 41 блока 22 запускается и начинает вырабатывать распределенные временные импульсы, которые с выходов распределителя 41 поступают на единичные инулевые входы группы 47 триггеровблока 22 и производят выработкууправляющих потенциалов соответствующей длительности, которые с второго выхода узла 47, так же как и распределенные временные импульсы с третьего выхода распределителя 41,поступают через первый выход 50 блока1 в блок 2 ввода и решающие блоки7 для обеспечения органиэации вводанастроечной информации.Кроме того, первый временной импульс в каждом цикле проходит с первого выхода распределителя 41 через открытый элемент И 42 блока 22 (таккак триггер 34 блока 21 после уста- нонки в исходное состояние выдает с нулевого выхода разрешающий сигнал на второй вход И 42 блока 22) на суммирующий вход счетчика 43 и изменяет его состояние. Счетчик 43 является счетчиком по модулю (д+3), где д - количество входов подынтегральной Функции и переменной интегрирования в узле 8, т.е. через каждые (д+3) цикла состояние счетчика повторяется и на (д+3) выходах .дешифратора 45 блока 22 последовательно появляются разрешающие сигналы, которые поступают на соответствующие клапаны узла 46 и последовательно пропускают потенциалы соответствующей длительности с выхода узла 47 через узел 46 и первый выход 50блока 1 на управляющий вход соответствующего адресного регистра 9 или 10, или регистра подынтегральной функции или регистра кода операции в узле 8 для органиэации последовательного ввода настроечной информации в каждом цикле в соответствуюий регистр из (д+3) регистров выранного решающего блока 7.В то же время, после подачи сигнала начала настройки одновременно с выработкой блоком 1 управления управляющих сигналов, необходимых для организации ввода настроечной информации в решающие блоки 7,сигнал начала настройки поступает с выхода пульта 19 управления через первый выход 50 блока 1 в блок 2 ввода, запускает его и этот блок начинает считывать с внеШних носителей настроечную информацию и пода 857987вать ее в последовательно выбираемые решающие блоки 7. И за 0+3)цикла подаваемая в выбранный решающий блок 7 настроечная информацияпоследовательно вводится в соответствующие регистры этого блока с помощью последовательно поступающихв каждом цикле на соответствующийрегистр блока 7 с выходов группы 46клапанов узла 22 управляющих потенциалов соответствующей длительности.При этом в каждый решающий блок 7,в регистр 9 заносится адрес, соответствующий номеру решающего элементана структурной схеме задачи, в узел8 заносятся соответствующие этомурешающему элементу начальные значения подынтегральной функции и кодаопераций, а в регистры 10 - соответствующие ему адреса входных приращений, т.е. номера тех решающих эле 15 2 О 25 ментов, которые по структурной схеме решения задачи соединены с соответствующим входом данного решающего элемента.После ввода всей настроечной информации в решающие блоки 7 настройки Предлагаемой интегро-вычислительной струк туры на реше нне з адачи з а канчи. вается и начинается выполнение процЕсса решения, который на каждой итерации разбивается на два этапа; этап вычислений и этап передачи приращений,Перед началом решения на пульте 19 управления блока 1 устанавливается необходимое количество итераций, в течение которого вычисляется точка решения, и устанавливается количество решающих модулей, задействованных в решаемой задаче. Затем на пульте 19 управления вырабатывается 30 35 линия поступает на единичный входтриггера 34 узла 21, устанавливаяего в единичное состояние, и черезэлемент ИЛИ 30 - на единичный входтриггера 31, подтверждая его единичное состояние. В результате триггер34 узла 21 закрывает элемент И 42 узла 22 и подачей сигнала с единично.го выхода через ИЛИ 44 узла 22,устанавливает в нулевое состояние счетчик 43, запрещая тем самым выработкууправляющих сигналов, обеспечивающих ввод настроечной информации в регистры решающих блоков 7, Одновременносигнал с единичного выхода триггера34 узла 21 открывает. элемент И 35узла 21 и первый временный импульс,соответствующий началу итерации, спервого выхода распределителя 41 узла 22 проходит через элемент И 35и устанавливает в единичное состояние триггер 37 узла 21, который начинает выдавать через первый выход50 блока 1 в узел 8 каждого решающего блока 7 сигнал, разрешающий решение, Одновременно в решающие бло 65 команда "Пуск" и соответствующий сигнал с второго выхоца пульта 19 управ ки 7 из блока 1 управления с выходов распределителя 41 и группы 4/ триггеров поступают временные импульсы и управляющие потенциалы, обеспечивающие процесс вычислений.Начинается этап вычислений на первой итерации, в течение которого в узле 8 каждого решающего блока 7 производятся вычисления приращений интеграла для следующей итерации, Одновременно с выхода триггера 37 узла 21 поступает на управляющий вход счетчика 20 разрешающий сигнал, который разрешает суммирование, и первый временной импульс, соответствующий началу итерации, поступает с выхода распределителя 41 импульса узла 22 и перебрасывает счетчик 20 в состояние, равное единице.По окончании этапа вычислений на первой итерации последний временной импульс, соответствующий концу итерации, поступает с третьего выхода распределителя 41 через первый выход 50 блока 1 на нулевые входы триггеров 11 к 12 каждого решающего блока 7 и устанавливает их в нулевое состояние, подготовляя их этим к выполнению этапа передачи приращений. Одновременно последний временной импульс пройдет с второго выхода распределителя 41 узла 22 через открытый элемент И 38 узла 21 и, задерживаясь на один такт на элементе 39 задержки, поступает через ИЛИ 40 на нулевые входы триггеров 31 и 37 узла 21 и устанавливает их в нулевое состояние. В результате триггер 31 узла 21 прекращает выработку сигнала разрешения запуска в распредели тель 41 узла 22, и распределитель 41 перестает выдавать на выход 50 блока 1 распределенные временные импульсы, а группа 47 триггеров управляющие потенциалы, необходимые для организации процесса вычислений в решающих блоках 7, а триггер 37 узла 21 прекращает выработку сигнала, разрешающего решение.На этом этап вычислений заканчивается и, начиная со следующего такта, тактирующие импульсы с выхода генератора 48 узла 22 через открытый элемент И Зб узла 21 (так как триггер 31 после окончания этапа вычислений устанавливается в нулевое состояние, а триггер 34 находится с начала процесса решения задачи в единичном состоянии) и через третий выход 52 блока 1 начинают поступать как импульсы адресации на суммирующий вход адресного счетчика 4, последовательно изменяя его состояние от 0 до й (й ( М, где й - количество решающих блоков, задействованных в решаемой задаче, а Й - общее количество решающих модулей в структуре) и, обеспечивая передачу выходных одноразрядных приращений, представленных в тернарной системе коди.рования, на входы решающих блоков 7,начинается этап передачи приращений для второй итерации. При этомпервый импульс, поступивший в счетчик 4 из блока 1 управления с выхода элемента И 36, перебрасываетэтот счетчик в состояние, равноеединице, В результате в решающемблоке 7, в регистр 9 которого записан адрес, равный единице, узел 13выдает сигнал равенства адресов иразрешает подачу выходных приращенийэтого решающего блока 7, соответствующего первому решающему элементу на структурной схеме задачи, через соответствующие элементы И 17 15и И 18 этого блока и через соответствующие элементы ИЛИ 5 и ИЛИ бна входы всех решающих блоков 7.Одновременно в решающих блоках 7,соответствующих решающим элементам, 20входы которых по структурной схемезадачи соединены с выходом первогорешающего элемента, в соответствующих регистрах 10 записывается адрес,равный единице, и соответствующиеим узлы 14 сравнения выдают сигналыравенства адресов, которые открываютсоответствующие входные элементыИ 15 и И 16 и выходные приращенияпервого решающего элемента с выходов ИЛИ 5 и ИЛИ 6 через эти элементы И 15 и И 16 поступают на единичные входы соответствующих триггеров,11 и 12 и записываются в них,В следующем такте из блока 1управления с выхода элемента И Збв счетчик 4 поступает второй импульсСчетчик 4 устанавливается в состояние, равное двум, и выходные приращения из решающего блока 7, соответствующего второму решающему элементу, 40записываются в соответствующие триггеры 11 и 12 тех решающих блоков 7,которые соответствуют решающим элементам, соединенным по структурнойсхеме задачи с выходом второго решающего элемента.В следующем такте счетчик 4 устанавливается в состояние, равное трем,и происходит переадресация приращений третьего решающего элементаи т.д. до М-го такта, в котором происходит переадресация приращений последнего М-го решающего элемента ре 1шаемой задачи. Одновременно в М-омтакте установленное на пульте 19управления блока 1 значение числа 55решающих модулей, задействованныхв решаемой задаче, совпадает с кодом,поступающим через группу входов 49блока. 1 из адресного счетчика 4.В результате элемент 24 сравнения Щвыдает сигнал равенства кодов, который поступает на входы элементовИ 25 и И 27. Но так как на выходеэлемента 23 сравнения сигнал равенства кодов еще отсутствует, то злемент И 25 закрыт, а элемент И 27открыт, так как на выходе инвертора 26разрешающий сигнал, и сигнал равенства кодов поступает в М-ом такте свыхода элемента 24 через И 27, и,задерживаясь на один такт на элементе 28 задержки, происходит в следующем такте через элемент ИЛИ 29 всчетчик 4, устанавливая его в нулевое состояние, а через элемент ИЛИ 30на единичный вход триггера 31, устанавливая его в единичное состояниеи запрещая тем самым прохождениеимпульсов адресации через элементИ 36 на вход счетчика 4 и одновременно разрешая запуск распределителя41 подачей сигнала разрешения запуска с единичного выхода триггера 31.На этом этап передачи приращенийзаканчивается, распределитель 41импульсов запускается и первый временной импульс пройдет через открытый элемент И 35, так как триггер34 находится с начала процесса решения задачи в единичном состоянии,и устанавливает в единичное состояние триггер 37, который начнет выдавать через первый выход 50 блока 1в узел 8 каждого решающего блока 7сигнал, разрешающий решение. Одновременно в решающие блоки 7 из блока 1 управления с выходов распределителя 41 и группы 47 триггеров поступают временные импульсы и управляющие потенциалы, обеспечивающиепроцесс вычислений,Начинается этап вычислений на второй итерации, в течение которогоодноразрядные приращения, представленные в тернарной системе кодирования, с выходов триггеров 11 и 12поступают в виде потенциалов, соответствующих +1 или -1, на соответствующие входы узла 8 каждого решающего блока 7 и в них производятся вычисления новых значений подынтегральной функции и приращений интеграладля следующей интерации. Одновременно с выхода триггера 37 узла 21 поступает на управляющий вход счетчика 20 итераций разрешающий сигнал,который разрешает суммирование, ипервый временной импульс, соответствующий началу итерации, поступаетс выхода распределителя импульсов41 узла 22 и перебрасывает счетчик20 в состояние, равное двум.По окончании этапа вычислений навторой итерации последний временнойимпульс, соответствующий концу итерации, поступает с третьего выходараспределителя 41 через первый выход50 блока 1 на нулевые входы триггеров 11 и 12 и устанавливает их в ну . -левое состояние, подготовляя темсамым к выполнению этапа передачиприращений, Одновременно последнийвременной импульс проходит с второговыхода распределителя 41 узла 22 через открытый элемент И 38 узла 21 и, задержавшись на один такт на элементе 39 задержки, поступает через ИЛИ 40 на нулевые входы триггеров 31 и 37 и устанавливает их в нулевое состояние. В результате триг 5 гер 31 узла 21 прекращает выработку сигнала разрешения запуска в распределитель 41 узла 22, и распределитель 41 перестает выдавать на выход 50 блока 1 распределенные временные импульсы, а группа 47 триггеров управляющие потенциалы, необходимые для организации процесса вычислений в решающих блоках 7, а триггер 37 узла 21 прекращает выработку сигнала, 15 разрешающего решение.На этом этап вычислений заканчивается и со следующего такта начинается этап передачи приращений. Далее этап вычислений и этап передачи 3 О приращений периодически повторяется.Синхронизация работы всех блоков структуры осуществляется подачей синхронизирующих импульсов с выхода генератора 48 узла 22. 25После обработки заданного количества итераций счетчик 20 в начале этапа вычислений на последней итерации первым временным импульсов перебрасывается в состояние, соответствующее заданному на пульте управления количеству итераций и в результате элемент 24 сравнения блока 21 выдает сигнал равенства кодов, который через второй выход 51 поступает в блок 3 вывода и запускает его. Блок 3 производит вывод на печать получаемых на последней итерации значений подынтегральных функций иэ тех узлов 8, в коде операции которых имеется признак печати. После прове-, 4 О ддния этапа вычислений на последней итерации выполняется этап передачи приращений, по окончании которого элемент 24 сравнения выдает сигнал равенства кодов и, так как на выхо де элемента 23 сравнения тоже имеется сигнал равенства кодов, элемент И 27 закрыт и не пропускает сигнал на запуск распределителя 41, но в то же время элемент И 25 открыт и сигнал с выхода узла 24 проходит через элемент И 25 и, задержавшись на один такт на элементе задержки 32, проходит через элемент ИЛИ 33 и устанавливает в нулевое состояние триггер 34 узла 21, счетчик итераций 20, а,пройдя через ИЛИ 29 и третий выход 52 блока 1, устаиавливает в нулевое состояние адресный счетчик 4.На этом процесс вычисления первой точки решения заканчивается и 40 после окончания печати всей выводимой информации данной точки решения .подачей сигнала "Пуск" с второго выхода пульта 19 управления устанавливаются в единичное состояние 5 триггера 31 и 34 узла 21 и начинаются вычисления второй точки решения.После получения необходимого количества точек решения процесс решения задачи заканчивается,Таким образом, предлагаемая интегро-вычислительная структура с одноразрядными приращениями позволяетустранить трудно поддающийся миниатюризации блок коммутации эа счетизменения принципа передачи приращений и введения коммутационного оборудования в решающие модули, в результате чего обеспечивается возможностьминиатюризации структуры, так какреализация решающих модулей с введенным в них коммутационным оборудованием, а также остальных блоковструктуры в виде больших интегральныхсхем не представляет затруднений.В то же время реализация блоковизвестной интегро-вычислительнойструктуры в виде больших интегральных схем не представляется возможной из-за наличия блока коммутации,имеющего очень большое количествовнешних выводов и требующего большихзатрат оборудования, а расчленениеблока коммутации на отдельные узлыс целью реализации их в виде отдельных больших интегральных схем малоэффективно, так как, во-первых, число этих интегральных схем для известной структуры оказывается значительным, а во-вторых, число внешних выводов еще более возрастает.Кроме того, устранение блока коммутации повышает надежность предложенной интегро-вычислительной структуры,так как значительно сокращаетсячисло внешних выводов и уменьшилисьзатраты оборудования. При всем этомпредлагаемая структур. сохраняетуниверсальность коммутации, которуюизвестная интегро-вычислительнаяструктура обеспечивает посредствомблока коммутации, так как любой входлюбого решающегб модуля предлагаемойструктуры можно соединить с выходомлюбого решающего модуля, задав соответствующующий адрес в регистр адреса входных приращений выбранного решающего модуля.формула изобретенияИнтегро-вычислительная структура, содержащая блок ввода, блок управления, блок вывода и решающие блоки, каждый из которых включает арифметико-логический узел, причем восход блока ввода соединен с первым входом арифметико-логического узла каждого решающего блока, первый выход блока управления соединен с входом блока ввода и вторым входом арифметикологического узла каждого решающего ,блока, второй выход блока управлениясоединен с входом блока вывода, группа входов которого соединена с первыми выходами арифметико-логического узла каждого решающего блока,о т л и ч а ю щ а я с я тем, что, сцелью повьааения надежности, в неевведены адресный счетчик, элементыИЛИ положительных приращений, элементы ИЛИ отрицательных приращенийи в каждый решающий блок введеныгруппа регистров адреса, регистрадреса, триггеры положительных и отрицательных приращений, группа узлов сравнения, узел сравнения, входные элементы И положительных иотрицательных приращений, выходныеэлементы И положительных и отрица - 35тельных приращений, причем вход адресного счетчика соединен с третьимвыходом блока управления, выход каждого разряда адресного счетчика соединен с группой входов блока управления, с первой группой входов узласравнения каждого решающего блокаи с первой группой входов узлов сравнения группы каждого решающего блока,выход блока ввода соединен с первымивходами регистра адреса и регистровадреса группы каждого решающего блока, первый выход блока управлениясоединен с вторым входом регистраадреса, с вторыми входами регистровадреса группы и с нулевыми входами ЗОтриггеров положительных и отрицательных приращений каждого решающегоблока, в каждом решающем блоке вторая группа входов узлов сравнениягруппы соединена с выходом каждого З 5разряда соответствующего регистраадреса группы и вторая группа входов узлов сравнения соединена с выходомкаждого разряда регистра адреса,выходы узлов сравнения группы соединены с перзыми входами соответствующих входных элементов И положительных и отрицательных приращений каждого решающего блока, группа входоварифметико-логического узла соединена с выходами триггеров положительных и отрицательных приращений каждого решающего блока, единичные входы которых соединены соответственнос выходами входных элементов И положительных и отрицательных приращенийкаждого решающего блока, второй итретий выходы арифметико-логическогоузла соединены соответственно с первыми входами выходных элементов Иположительных и отрицательных приращений в каждом решающем блоке, вторыевходы которых соединены с выходомузла сравнения каждого решающегоблока, входы элементов ИЛИ положительных и отрицательных приращений соединены соответственно с выходамивыходных элементов И положительныхи отрицательных приращений каждогорешающего блока, а их выходы соединены соответственно с вторыми входами каждого входного элемента И положительных и отрицательных приращений каждого решающего блока,Источники информации, принятые во внимание при экспертизе1. Авторское свидетельство СССР Р 488205, кл. 6 06 Г 7/00, 1975.2, Авторское свидетельство СССР857987 Составитель Н.ПалееваТехред М. Голинка Корректор Г.Решет актор П тут акаэ 72 исн филиал ППП "Патент", г, Ужгород, ул. Проектная, 4 79 Тираж 745 НИИПИ Государственного комит по делам иэобретений и откр 5, Москва, Ж, Раушская на та ССтийр д а