Вероятностный мажоритарный декодер

(57) Изобретени тельной технике системах переда мации, организо воляет повысить рования при при РОЯТНОСТ П 1 ИАНОРИТАРНЫЙ ДЕотносится к вычисли Его использование в и и обработки инфоранной в пакеты, поздостоверность декоди ме дискретных сигна 2 гг 5 24 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Зарубежная радиоэлектроника,1986,7, с. 3-36.Зарубежная радиоэлектроника, 1985,7, с. 16, рис. 6. лов из канала связи с переменными параметрами, Вероятностный мажоритарныйдекодер содержит коммутаторы 1, 2,регистры 4, 5, формирователь 7 проверок и сумматор 9. Введение коммутатора 3, регистра 6, Формирователя 8проверок, сумматора 1 О, генератора 11постоянного кода, компаратора 12,блока 13 сумматоров, блока 14 элементов НЕ, вычислителей 15, 16 оценки вероятности, вычислителя 17 весапроверок, элемента 18 неравнозначности, элемента НЕ 19, элементов И 2021 и счетчиков 22, 23 обеспечиваетдекодирование с учетом вычисляемыхнадежностей символов, а также определение состояния канала связи и использование этой оценки для взвешенного декодирования. 3 кч.Изобретение относится к вычислительной технике и может быть использовано в системах передачи и обработки информации, органиэованной в пакеты. Эта информация обрабатываетсяс учетом вероятностных характеристикканалов передачи информации, в частности каналов, свойства которых меняются во времени. В первом приближении такой канал может быть охарактеризован двумя состояниями - хорошее(х) и плохое (и) и называется соответственно х-каналом и п-каналом,Цель изобретения - повышение достоверности декодирования при приемедискретных сигналов из канала связис переменными параметрами.На фиг. 1 изображена функциональная схема вероятностного мажоритарного декодера; на фиг. 2 - временныедиаграммы, поясняющие его работу; нафиг. 3 - модель канала передачи спеременными параметрами,Вероятностный мажоритарный декодер 25содержит первый 1, второй 2 и третий3 коммутаторы, первый 4, второй 5 итретий 6 регистры, первый 7 и второй8 формирователи проверок, первый 9и второй 10 сумматоры, генератор 11постоянного кода, компаратор 12,блок 13 сумматоров, блок 14 элементов НЕ, первый 15 и второй 16 вычислители оценки вероятности, вычислитель 17 веса проверок, элемент 18 не 35равнозначности, элемент НЕ 19, первый 20 и второй 21 элементы И, первый 22 и второй 23 счетчики, Нафиг. 1 обозначены информационный 24и тактовый 25 входы, первый 26 и второй 27 управляющие входы и выход 28.. Вероятностный мажоритарный декодер предназначен для обработки информации, закодированной циклическим кодом (и, 1, Й) с параметрами: и - длина кода; 1 - количество информационных символов; Й - число разделенныхпроверок (расстояние Хемминга),Формирователь 7(8) проверок служитдля формирования "жестких" значенийпроверок и выполнен на Й (ш;)-входавых сумматорах по модулю два, причемд2: т = М, т - число символов, вхоФ1 хдящих в 1-ю разделенную проверку (нафиг. 1 указаны размерности входов и 55выходов сооветствующих блоков).Первый сумматор 9 является сумматором по модулю два, Второй сумматор 10 является двоичным сумматором, число выходов которого Ю= 11 ор ИГ, где1 Х ) - наименьшее большее целое, т.е.целовая часть числа Х плюс 1.Генератор 11 постоянного кода -это генератор д-разрядного числа 2(значение порога в двоичной форме),содержащий генератор логической "и генератор логического "0", выходыкоторых соединены с соответствующимивыходами генератора 11, число которыхд1 од 4.Блок 13 сумматоров служит для определения числа надежных символов вовсех д проверках и выполнен на с 1(ш)-входовых полных сумматорах, Число выходов 1-го сумматора У; =11 од ш .Г,общее число выходов блока 13 И =Ы1-Каждый из вычислителей 15-17 выполнен на с 1 программируемых постоянных запоминающих устройствах (ППЗУ).В каждом -м ППЗУ первого вычислителя 15 по сигналу 1 . е0,2 -1с бло%;ка 13 и сигналу Рсо счетчика 22 вычисляется оценкал лЯ, - (1 2 рх)В каждом 1-м ППЗУ второго вычислителя 16 по сигналу 1,. с блока 14 исигналу Р со счетчика 23 вычисляетсяоценка- 2 гп) хгде ш- число символов в 1-й проверке;1- число символов в 1-й проверке, соответствующей Х-каналу,По этим оценкам в каждом 1-м ППЗУвычислителя 17 вычисляется .вес 0 1-йпроверки1 + х п= И х игде И = +1 или -1 - сигнал на первом(знаковом) входе1-го ППЗУ вычислителя 17 (с .формирователя 7).Вероятностный мажоритарный декодер работает следующим образом,На вход 24 декодера поступает блок информации из и бит, где и - длина укаэанного кода (и, 1, Й). Коммутатор 3 по команде первого управляющего сигнала (фиг.2 а) переписывает эту,чего коммутатор 3 прекращает поступление информационного потока в декодер и переключается на циркуляцию в5течение следующих п тактов информации, записанной в регистре 6. Из циркулирующих символов для каждого символа во втором формирователе 8 форми руется Й разделенных проверок по тсимволов в 1-й проверке, 1 = 1, д,Затем эти й проверок складываются вовтором сумматоре 1 О и результат сло жения (значение суммы проверки дляд-го символа) сравнивается в компараторе 12 с заданным значением 2 порогаиз генератора 11 постоянного кода.Если результат сравнения меньше 2,то считается, что в данном тактовоминтервале канал находится в х-состоянии, в противном случае канал находится в п-состоянии. Этот результатсравнения является оценкой качестваканала (х или и). Далее эти символыбудут называться символами надежности,В следующие п тактов (2 п+13 п) -второй цикл - первоначальная информация из регистра 6 по второму управляющему сигналу (Фиг.2 б) на первом30коммутаторе 1 переписывается в первыйрегистр 4, а символы надежности черезвторой коммутатор 2 заполняют второйрегистр 5.Далее в тактах (Зп+1, ,4 п) - тре 35тий цикл - осуществляется одновременно циркуляция соответствующей информации в регистрах 4 и 5, где формируются те же жесткие значения проверокв первом формирователе 7 и определенные числа 1 надежных символов. Ввычислителе 17 получается значениевеса каждой проверки. Эти значенияскладываются в первом сумматоре 9, свыхода которого получаются декодированные символы, поступающие на выход28 декодера (Фиг.Зв). Эти декодированные символы сравниваются с симво"лами поступающей информации (с выхода, третьего регистра 6), в результате чего на выходе элемента 18 появляются .значения ошибок декодирования.Полученные значения ошибок и надежности символов (с выхода второгорегистра 5) используются для оценки 5вероятности состояния канала. Длятого, чтобы определить, в каком состоянии находится канал (х - хорошем или и - плохом) в течение прохоЖдениячерез него 11 блоков декодированнойинформации, счетчики 22 и 23 подсчитывают числа исправленных декодеромошибок за зто времяЧисло разрядовв каждом счетчике равно=Ъо 8 (пМ);перед декодированием счетчики обнуляются. Полученные оценки значения вероятности того, что каналнаходится в хорошем (Р,) или плохом(Р ) состоянии, используются в вычислителях 15 и 16 для дальнейшегоопределения веса проверок,Покажем, что в рассматриваемомдекодере обеспечивается повышение достоверности декодирования при приемедискретных сигналов из канала связис переменными параметрами.Для определенности примем модельканала Гильберта-Эллиота (фиг.З), которьп имеет два состояния; хорошее(х) и плохое (п). Последовательностьсостояний канала образует простуюмарковскую цепь с вероятностями пе-реходов Р и Ри вероятностями того, что канал останется в данном состоянии, равном 1 - Ри 1 - Р. Вкаждом из состояний канал являетсядвоичным симметричным объектом с вероятностями ошибки Р и Р . Реальныеканалы, например, с медленными зами-раниями, близки по своим свойствам кмодели Гильберта-Эллиота, Многочисленными расчетами показано, что приизвестном состоянии канала путемвзвешивания проверок, как в предлагаемом декодере, обеспечивается энергетический выигрьпп кодирования (ЭВК)около 5 дБ для канала с медленнымизамираниями. Кроме того, этот алгоритм является алгоритмом декодирования по максимуму правдоподобия .Предлагаемьп вероятностньп мажоритарньп декодер позволяет извлечь информацию о состоянии канала из самого процесса,цекодирования. Расчетымоделирования на ЭВМ показывают, чтодля релеевого канала ЭВК составляетоколо 4 дБ, что эквивалентно уменьшению ошибки декодирования. Уменьшениевыигрыша с 5 до 4 дБ обуславливаетсяпотерями в оценке состояния канала,однако данньпЪ декодер не требует дополнительного очень сложного блокаоценки канала.Таким образом, предлагаемый вероятностный мажоритарный декодер обеспечивает для канала связи с перемен 1396282ными параметрами увеличение энергетического выигрьппа кодирования.Формула изобретенияВероятностный мажоритарный декодер, содержащий первый сумматор, первый и второй коммутаторы, выход каждого из которых соединен с информа ционным входом одноименного регистра, ,параллельные выходы первого регистра подключены к соответствующим входам ,первого формирователя проверок, о тл и ч а ю щ и й с я тем, что, с целью повышения достоверности декодирования при приеме дискретных сигналов из канала связи с переменными параметрами, в декодер введены второй сумматор, второй формирователь прове О ок, генератор постоянного кода, комаратор, блок сумматоров, блок элементов НЕ, первый и второй вычислители оценки вероятности, вычислитель еса проверок, первый и второй счет ики, элемент неравнозначности, элемент НЕ, первый и второй элементы И, греий регистр и третий коммутатор, ервьп 3 информационный и управляющий Фходы которого являются соответственно информационным и первым управЛяющим входами декодера, выход третьего коммутатора соединен с информационным входом третьего регистра, последовательный выход которого подключен к первому входу элемента неравно- З 5 1 начности, второму информационному цходу третьего коммутатора и первому информационному входу первого коммутатора, управляющий вход которого Объединен с управляющим входом вто 40 рого коммутатора и является. вторым управляющим входом декодера, тактовые входы первого - третьего регистров объединены и являются тактовым входомдекодера, параллельные выходы третьего регистра подключены к входам второго формирователя проверок, выходыкоторого соединены с входами второгосумматора, выходы которого и выходыгенератора постоянного кода подключены соответственно к первым и вторымвходам компаратора, выход которогосоединен с первым информационнымвходом второго коммутатора, последовательный выход первого регистра соединен с вторым информационным входомпервого коммутатора, последовательный выход второго регистра подключенк второму информационному входу второго коммутатора, первому входу первого элемента И и через элемент НЕк первому входу второго элемента И,параллельные выходы второго регистрасоединены с соответствующими входамиблока сумматоров, выходы которогоподключены к первым входам первоговычислителя оценки вероятности и входам блока элементов НЕ, выходы которого соединены с первыми входами второго вычислителя оценки вероятности,выходы первого формирователя проверок, первого и второго вычислителейоценки вероятности подключены соответственно к первым - третьим входамвычислителя веса проверок, выходы которого соединены с входами первогосумматора, выход которого соединен свторым входом элемента неравнозначности и является выходом декодера,выход элемента неравнозначности подключен к вторым входам первого и второго элементов И, выходы которых соединены с входами одноименных счетчиков, выходы которых подключены к вторым входам одноименных вычислителейоценки вероятности.1396282 лх Составитель О.Ревинский Техред Л.Сердюкова Редактор Е.Ко Корректор И. Мус Заказ 2504 5 ПодписиСР Производственно"полиграфическое предприяти 7 Тираж 928ВНИИПИ Государственного комо делам изобретений и от 3035, Москва, Ж, Раушская ета ыти аб. Ужгород, ул. Проектная, 4