Оперативное запоминающее устройство

Союз СоветскихСоциалистическихт вслублии ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУДата опубликования описания 09. 02,82(72) Авторы нзобретени алошкин, В.П. опов, Е.Х. Пе лдырев, Ю.И. Саво ман, Е.А. Вернико 71) Заявитель 5 Й) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВ а) Изорретение относится к запомина. ющим устройствам, выполненным в виде биполярных больших интегральных схем(БИС), и может быть использовано в современных ЦВИ и устройствах памяИзвестны полупроводниковые опер тивно-запоминающие устройства (ОЗУ выполненные в виде БИС с матрицей за поминающих триггерных элементов, на основе биполярных переключающих транзисторов 113.Основные недостатки этих устройств - малый объем памяти и боль.шой размер кристалла, что обусловлено относительно большой площадью триггерного элемента.Известно также оперативное запо" . минающее устройство,содержащее матричный накопитель на триггерных ячейках памяти с двумя адресными шинами в каждой строке, одна из которых под ключена к соответствующему выходу де шифратора адреса, а другая - к соответствующему входу генератора выборки, и двумя разрядными шинами в каждом столбце, подключенными к соот-ветствующим выходам дешифратора разрядов и к эмиттерам эмиттерных повторителей, коллекторы которых подключены к положительному полюсу источника питания, вход дешифратора разрядо 6подключен к одному выходу блока управления, управляющий выход " к одному входу выходного усилителя, другойвыход блока управления подключен кдругому входу выходного усилителя 21.В этой схеме при выборке потенциал Т адресных шин соответствующейстроки определяется внутренним устройством дешифратора адреса, а потенциал разрядных шин Т определяетсяпотенциалом на базе эмиттерного повторителя и внутренним устройством.дешифратора разрядов. Поскольку дешифратор адреса и дешифратор разрядов ра-:ботают независимо друг от друга, совершенно независимо друг от другафлуктуируют потенциалы Ч и 9 . Обусловленная этим существенная нестабил ь ност ь раэ ности пот енци алов междусловарной и разрядной шинами являетсяпричиной возникновения в схеме эффекта ложного срабатывания (считыванияиз невыбранной ячейки или записи, вневыбранную ячейку).Цель изобретения - повышение быстродействия и надежности устройства,Указанная цель достигается тем,что устройство содержит в каждой строке матричного накопителя дополнительный инжекционный элемент памяти, злемент согласования на транзисторе, доолнительный эмиттерный повторитель,елитель напряжения на резисторах игенератор тока, причем каждый дополнительный инжекционный элемент памяти подключен к адресным шинам соответствующей строки, к генератору тока и эмиттеру транзистора элемента.согласования, коллектор которого через резистор подключен к положительному полюсу истоцника питания и непосредственно - к базе транзисторадополнительного эмиттерного повторителя, база транзистора элемента согласования подклюцена к эмиттерутранзистора дополнительного эмиттерйого повторителя и церез делитель напряжения, средняя тоцка которого подключена к базам эмиттерных повторителей, - к шине нулевого потенциала,На цертеже изображена блок-схемаустройства,Предлагаемая большая интегральнаясхема оперативного запоминающегоустройства включает дешифратор 1 адреса, дешифратор 2 разрядов, блок 3управления, выходной усилитель 4, генераторы 5 выборки и матричный на-.копитель б на триггерных ячейкахпа-.мяти из в строк и К столбцов триггерных ячеек 7 памяти. Ячейки каждой1-ой строки снабжены двумя адреснымишинами 8, одна из которых подключена ффк дешифратору 1 адреса, а другая - кгенератору 5 выборки. Ячейки каждого- го столбца снабжены двумя раз"рядными шинами 9, подключенными ксоответствующим выходам дешифрато" ора 2 разрядов и к эмиттерам эмиттерных. повторителей 10. В схему введе-.ны элемент 11 согласования на транзисторе и дополнительный эмиттерныйповторитель 12, генератор 13 тока, ырезистор 14 и делитель напряжения изрезисторов 15 и 16. Кроме того, вкаждую строку ячеек накопителя вве 903972ден дополнительный инжекционный эле"мент 17 памяти, полностью соответствующий половинке триггерной ячейкипамяти, Элемент 17 снабжен разряднойшиной 18, подключенной к генератору 13 тока и к эмиттеру транзистораэлемента 11, согласования. Коллектортранзистора элемента 11 согласованиячерез резистор 14 выведен на положительный полюс источника питания. Наэтот же полюс выведен коллектор до-.полнительного эмиттерного повторитегня 12. База дополнительного эмиттерного повторителя 12 подключена к коллектору транзистора элемента 11 со,гласования, а база транзистора элемента 11 согласования и эмиттер дополнительного эмиттерного повторителя 12 через делитель напряжения,средняя точка которого подключена кбазам эмиттерных певторителей-.к шине нулевого потенциала,При выборке строки дополнительныйинжекционный элемент памяти передаетпотенциал выбранной строки на дополнительную разрядную шину 18. Вина 18находится в состоянии постоянной выборки за счет подключения к ней генератора 13 токаи потенциал с нее через элемент 11 согласования передается на делитель напряжения, При этомэмиттерный повторитель 12 и резистор 14 служат для правильной трансля-ции потенциала дополнительной разрядной шины 18 на базы эмиттерных повторителей 10.Таким образом, потенциал разряднойшины определяется потенциалом адресной шины, Колебания потенциала адресной шины вызывают соответствующие изменения потенциала разрядных шин, Нестабильность .разности потенциаловмежду адресной и разрядными шинамипри этом существенно уменьшается, изначительно улучшается надежность работы схемы, Быстродействие схемы возрастает за счет уменьшения перепаданапряжений между адресными шинами вы".бранной и невыбранной ячеек. Экспериментально установлено, что использование предлагаемой схемы уменьшаетвероятность ложного срабатывания на504 и обеспечивает увеличение быстродействия нд 204 еПредлагаемое изобретение чрезвычайно важно с точки зрения его использо"вания при изготовлении большых исверхбольших интегральных схем, применяемых в оперативно-запоминающихустройствах вычислительных систем и в других областях народного хозяй. ства. Актуальность его обусловлена существенным увеличением быстродействия и надежности работы схемы.формула изобретенияОперативное запоминающее устройство, содержащее матричныи накопит1 Е тель на триггерных ячейках памяти с двумя адресными шинами в каждой стро. ке, одна из которых подключена к соответствующему выходу дешифратора адреса, а другая - к соответствующему входу генератора выборки, и двумя разрядными шинами в каждом столбце, подключенными к соответствующим выходам дешифратора разрядов и к эмиттерам эмиттерных повторителей, коллекторы которых подключены к положительному полюсу источника питания, вход еаифратора разрядов подключен к однр,му выходу блока управления, управляющий выход - к одному входу выходного усилителя, другой выход блока управления подключен к другому входу выходного усилителя, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия и надежностиуст- Зф ройства, оно содеряют в каждой строке мат ри чного накопителя дополнительный инжекционный элемент памяти,элемент согласования на транзисторе,дополнительный эмиттерный повторитель,делитель напряжения на резисторах игенератор тока, причем каждый дополнительный инжекционный элемент памяти подключен к адресным шинам соответствующей строки, к генератору токаи эмиттеру транзистора элемента со-,гласования,. коллектор которого черезрезистор подключен к положительномуполюсу источника питания и непосредственно - к базе транзистора дополнительного эмиттерного повторителя,база транзистора элемента согласования подключена к эмиттеру транзистора дополнительного эмиттерного повторителя и через делитель напряжения,средняя точка которого подключенак базам эмиттерных повторителей к,шине нулевого потвнциала.,Источники информации,принятые во внимание при экспертизе1. Патент СВА У ЗбфЗ 77,кл. 340"174 2 1972.2, нЕЕЕ 1 пйегпайопа 1 Рарегз.1 ЫССн, 1976 ГеЬг. 20, рр. 188-189,Е, Леви це к Составитель о Техоеа Ж Ка ееефнв ей авеыА аТираж 623 осударственного лам изобретений сква Ж-Я РауРедактоо Н. Ччбелк ивее ейэееь ит Заказ 133/35 ВНИИПИ ло д 11 ОД, М филиал ПППтелевинч Мве ее аде ее комитета СССи открытийская наб,в а еете е л е 3город, ул. Про Подписное .