Симметричный тиросторный элемент памяти

п 1168260 Союз Советских Социалистических РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 61) Дополнительное к авт. свид-ву 381098 422871/18-24 М, Кл. б 11 С 11/ Заявлено 23.11,76 (21 с присоединением зая исударственный комите СССР. Н, Синеокий 54) СИММЕТРИЧНЫЙ ТИРИСТОРНЫЙ ЭЛЕМ ПАМЯТ Эле- дио- быть О 4, 5 Оиз р-областейой выполнен внеадресной шинойыполненные наподключены к- к адресной шогня тиристоробразом, что ббиода сближена сн внутренний каждого тиристора,шний эмиттер, свя 6 через элементыдиодах 7, 8, катодывнешним р-базам,ине 6,в 1 и 2 выполненалысая часть перир-базой, в которойэмиттер, при этом в котор зана с связи, в 5 которых а анодь Топол таким о метра а О выполнеИзобретение относится к интегральным запоминающим устройствам (ЗУ) и является усовершенствованием известного элемента памяти, описанного в основном авт. св.381098,Известен элемент памяти; выполненный в виде симметричного триггера на двухэмиттерных тиристорах, п- и р-базы которых перекрестно соединены, аноды связаны с адресной шиной, внешние по топологии эмиттеры подключены к информационным шинам, а внутренние - соединены и через резистор подключены к цепи хранения. Описанный элемент памяти занимает малую площадь в интегральном исполнении, однако выполнение двух эмиттеров в одной базовой р-области тиристора приводит к необоснованным потерям быстродействия при снижении потребляемой мощности и сохранении помехоустойчивости.Целью изобретения является повышение быстродействия и уменьшения потребляемой мощности.Поставленная цель достигается тем, что симметричный тиристорный элемент памяти содержит элементы связи, а базовые области р-типа каждого тиристора выполнены в виде двух полуобластей, одна из которых подключена через первый элемент связи к базовой области и-типа, через второй элемент связи - к адреснои шине.менты связи могут быть выполнены на дах, а первые элементы связи могут выполнены на резисторах.5 На фиг. 1 изображена электрическаясхема предлагаемого элемента памяти, в которой первые элементы связи выполнены на резисторах; на фиг. 2 - та же схема с диодами в качестве элементов связи; на О фиг. 3 - топологическая схема элементапамяти,Предлагаемый элемент памяти содержиттиристоры 1 и 2, эмиттеры каждого из которых выполнены в отдельных базовых 5 областях р-типа, Внутренние эмиттеры соединены между собой и подключены к цепи хранения 3. Внешние эмиттеры тиристоров 1 и 2 подключены соответственно к информационным шинам записи и считывания60 65 расстояние а между этими областями меньше, чем расстояние б между остальной частью периметра анода и внешней р-базой.В качестве первых элементов связи, обеспечивающих запись информации и одновременное ограничение насыщения внешних составляющих и - р - и-транзисторов, могут быть использованы резисторы 9 и 10, включенные между внешними р-базами тиристоров 1, 2 и и-базами тиристоров, либо диоды 11 и 12 (фиг. 2), катоды которых подключены к п-базам, а аноды - к внешним р-базам тиристоров 1 и 2.Предлагаемый элемент памяти работает следующим образом.В режиме хранения один из тиристоров 1 или 2, предположим тиристор 1, находится в проводящем состоянии, обеспечивая устойчивое закрытое состояние другого тиристора 2. Ток хранения при этом может быть доведен до единиц наноампер повышением уровня а р - и - р-составляющего тиристор 1 р - п - р-транзистора, в базе которого выполнен эмиттер хранения.В силу того, что в предлагаемой ячейке эмиттеры двухэмиттерных тиристоров 1 и 2 выполнены в раздельных р-базах, минимальный ток хранения без снижения быстродействия может быть реализован за счет топологического исполнения схемы согласно фиг. 3.Благодаря тому, что ббльшая часть периметра анода тиристора 1 (аналогично выполнен и тиристор 2) сближена с внутренней р-базой и расстояние а между этими областями меньше, чем расстояние б между остальной частью периметра анода и внешней р-базой, достигается низкий уровень а р - л - р-составляющего тиристор 1 р - и - р-транзистора с внешней р-базой при высоком уровне а р - и - р-составляющего тиристор 1 п - р - и-транзистора с внутренней р-базой,Это обеспечивает ограничение насыщения внешних составляющих тиристор 1 и - р - п-транзисторов, ослабляет связь между информационными шинами 4, 5 и шиной хранения 3, т. е. обеспечивает устойчивое хранение информации при повышении быстродействия и уменьшении потребляемой мощности.Полностью исключить статическую связь между эмиттерами элемента памяти при хранении информации позволяет использование в ячейке памяти без необходимости выполнения топологии ячейки согласно фиг. 3 резисторов 9, 10 или диодов 11, 12, шунтирующих центральный переход тиристоров 1, 2 со стороны внешней р-базы. Тем самым достигается возможность исчользования тока хранения с максимальным эффектом, обеспечивающим рост устойчивости информации.При записи информации в элемент памяти потенциал на одной из информацион 5 10 15 20 25 30 35 40 45 50 55 ных шин 4 или 5, в данном случае при ЬТ- крывании тиристоров 2 на шине 5, понижается. В то же время на другой шине 4 потенциал достигает величины, обеспечивающей отсутствие тока через открытое ранее плечо тиристора 1.При этом через диод 8 или резистор 1 О (фиг, 1) и перекрестную связь задается ток с адресной шины 6 во внешнюю р-базу тиристора 2 закрытого ранее плеча. Это обеспечивает вывод из насыщения и закрывание связанных с цепью хранения 3 составляющих р - и - р и и - р - и-транзисторов открытого ранее тиристора 1, и устойчивое состояние элемента памяти, соответствующее новой информации,Быстродействие элемента памяти по записи обеспечивается ограничением величины заряда неосновных носителей во внешних р-базах и и-базах тиристоров 1 и 2. Это достигается ограничением уровня а р - п - р-составляющего р - и - р-транзистора с внешней базой, включением резисторов 9, 10 или диодов 11, 12 между п-базами и внешними р-базами тиристоров 1, 2,При считывании новой информации (открыт тиристор 2) ток с адресной шины 6 проходит через внешнюю и внутреннюю р-базы открытого тиристора 2 соответственно в информационную шину 5 и цепь хранения 3, обеспечивая блокирование анодного р - и-перехода закрытого тиристора 1 и, таким образом, неразрушение информации. При этом заряд в базах открытого плеча тиристора 2 накапливается на уровне, близком к границе насыщения, что не снижает быстродействия элемента при записи.Поэтому в предлагаемом элементе памяти вопросы роста быстродействия наряду со снижением потребляемой в режиме хранения мощности могут решаться независимо, определяясь в каждом конкретном случае характеристиками ИС ОЗУ, в которой элемент памяти применяется.Предлагаемый элемент памяти в интегральном исполнении не требует дополнительной площади по сравнению с известным элементом, так как предусмотренные предлагаемой схемой элементы обеспечения записи и ограничения насыщения внешних составляющих и - р - а-транзисторов, в частности диоды и резисторы, могут быть выполнены топологически в р-аноде, п-базе, р-базах тиристоров. Формула изобретения 1. Симметричный тиристорный элемент памяти по авт. св. Мо 381098, отличающ и й с я тем, что, с целью повышения быстродействия и уменьшения потребляемой мощности, он содержит элементы свя.1 зи, а базовые области р-типа каждого тиристора выполнены в виде двух полуобластей, одна из которых подключена через первый элемент связи к базовой области л-типа, через второй элемент связи - к адресной шине. 2, Элемент памяти по п, 1, отличан)- щ и й с я тем, что элементы связи выполнены на диодах.3. Элемент памяти по п, 1, о т л и ч а ющ и й с я тем, что первые элементы связи выполнсны на резисторах,652613Составитель В, Синеокий едактор Н, Коган Техред А. Камышникова Корректоры: Л. Брахнинаи А. Степанова аказ 1033/19 Изд.368 Тираж 680 Подписи НПО Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5ова, рграфия, пр. С