Цифровой дифференциальный анализатор

О П И С А Н И Е 29457ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Со)ов СоввтокивСоцивлиотичвоиив . Рворуйлнв Зависимое от авт. свплстельства 2 Заявлено 28.17.1969 1 1330556/18-24).1 ПК С 061 102 ВКИ,;2 исоединением Торитет митвт оо доламвтвний и открытий 71. эОл,1 стспь .Ъ 6 Опсания 18.111.19 ДК 681.332,64(088,8 Опубликовано 26.1.19 Дата опубликования ори Соввтв Миниотро СССРАвторыизобретецц 51,М. Баев, О, Б. Макаревич, В. П. Гондарев и Н. А. Пудзс Таганрогский радиотехнический институтявител ЬНЫЙ АНАЛИЗА ФРОВОЙ ДИФФЕРЕН Изобретение относится к области вычислительной техники; к управляющим машинам,применяемым в бортовой аппаратуре,Известны цифровые дифференциальные анализаторы 1 ЦДА) последовательно-параллельного типа, содержащие накапливающие сумматоры, коммутаторы, регистры раненияприращений, запоминающие устройства, устройства для вычисления подыцтегральцыфункций. 10Для известных анализаторов характернысравнительно малое быстродействие и большое количество оборудования,В предложенном анализаторе увеличениебыстродействия и упрощение блока управлсппя достигаются путем жесткого сосдпцсцияблоков между собой в определенном порялкс,необходимом лля одцоврехенного вычисленияприращений направляющих косинусов.С этой целью выходы блоков запоминания 20соединены со входами блоков вычисленияподынтегральных функций, другие вхолы которых соединены с выходами блока рацсцпяквантовых приращений, выходы блоков вычисления подынтсгральных функций сосдппсцы с одними входами блоков запоминания, сшинами ввода информации и вывода, с одними входами коммутаторов и через преобразователи с другими входами коммутаторов, аостальные воЛы коммутаторов соединены с 30 выхоляп Олоя ввола, сослпцсццоГО трехя волцымц шшяп с управляемым объектом и с олнцм выолом блока управления, один выол первого коммутатора сослццец с первым валом второго сумматора, а другой выход соелпцсц с первым валом третьего сумматора, олин выол второго коммутатора сослцсц со вторы 1 Волом третьего сумЯторя, я лругой выол сослпцсц со вторым валом пер- БОГО СММЯТОРЯ, ОЛПЦ ВЫОЛ ТРСТЬСГО КОХ 11 У- таторя сослпцс с первым Болом первого сумматора, а Лругой ыоЛ сосдцпсц со вторым валом Второго сумматора, выходы сумматоров соединены с Олнцмц водами корректирующих блоков, а лругцс пволы соелцпсцы со вторым выолом блока управления и с лр) Гпмц Воля и ОЛОНОВ зяпомпЯния, Быковы корр сктпрующцблоков сослцнсцы с олццмц волямц формпроватслсй, другие воды которысослццсцы с третьим выодом блокя упрявлспп 51, стВсрть 1 й Выхол котороГО сос- ЛПЦСН С ОПц 1 ВОЛОМ ОЛОКЯ РЯНСНИ 5 ПН- формации, др)тцс волы которого соедццены с выоламп формирователей.Вы 1 цслсц 11 с пяпряВл 5 юцих косин сОВ Опрслслястся алгоритмом:где 1=1, 2, 3;1 - косинус угла, образованного д-и осьюобъекта (1, 2, 3) ц 1-и ицсрциальпойосью;7 р, - приращение угловых перемещенийтекущей информации.На чертеже приведена блок-схема цифрового дифференциального анализатора,В состав каждого из блоков 1 - 3 запоминающих ячеек входят три ячейки, предназначенные для приема, хранения и выдачи последовательных кодов трех направляющих косинусов. Направляющие косинусы Гдд, lз, ддз хранятся в блоке 1; 1 зд, 1 зз. Ьз - в блокс 2; а 1 зьЬз, Ьз - в блоке 3, В качсствс запоминающихячеек целесообразно использовать динамические линии задержки или регистры,Блок 4 управления слудсит для управлениявсеми блоками ЦДЛ с помощью вырабатываемых в пем управляющих сигналов,В начале какдого этапа интегрирования вблоки запоминающих ячеек 1, 2, 3, а также вблоки 5 - 7 коррекции с выхода 8 блока 4 поступает сигнал управления, дсохдзд тцрующийзапоминающие ячейки.Блоки 5 - 7 предназначены для вычисленияна каждом шаге интегрирования новых значений подынтегральных функций, представляющих собой направляющие косинусы.По сигналу управления с выхода 8 блока4 запоминающие ячедзддсдд блоков 1- - 3, которыехрапят направляющие косинусы, нсобходдд:дьдсдля интегрирования на данном этапе, подключаются соответственно к блокам 5, 6, 7в качестве д-регистров.Блок 9 ввода текущей информации предназначен для преобразования в поток приращений игдфорддадддди, посд,падощеи обыдцовиде непрерывных величин ца его входныешины 10 от управляемого объекта.Перед каждым шагом интегрирования посигналу, ддостуддадощсзду из блока управления4 на вход 11 блока 9, па входах 12 - 17 коммутаторов 18 - 20 устанавливаются цовыс значения приращений независимых переменных,которые фиксируются в тсченис всего шагаинтсгрировация. На входах 15, 17 фиксируется приращение независимой переменной "7 с;на входах 12, 16 - 7 срз, на входах 13, 4 -7 сРзКаждый из коммутаторов 18 - 20 состоит изчетырех двухвходовых схем совпадения ц двухсобирательных схем на два входа. Коды направляющих косинусов с выходов блоков 5 -7 проходят соответственно ца выходы 21 - 23,если текущая информация, поступающая соответственно на входы 13, 15, 16, идсст отрицательный знак. Если текущая ццсрормацияимеет положительный знак, то ца выходы21 - 23 проходят коды с выходов преобразователей кодов 24 - 26. Последовательныс кодынаправляющих косинусов проходят на выходы 27 - 29 с выходов блоков, соответствснно5 - 7, если текущая информация, поступающаясоответственно на входы 12, 14, 17, цмсст цо 25 30 35 40 45 50 55 60 65 ложительый знак, Если текущая информация с отрицательным знаком, то ца выходы 27 - 29 проходят коды с выходов преобразователей 24 - 26.Преобразователи кода последовательного действия 24 - 26 предназначены для перехода от кодов направляющих косинусов, поступающих на их вход, к дополнительным кодам этих же величин.Если на какой-либо вход коммутатора не поступает текущая информация, то на соответствующий выход этого коммутатора цс проходит код направляющего косинуса. Так, например, если Гсрд=О, то на выходы 22 и 29 коммутаторов 19 и 20 не проходят коды соответствующих направляющих косинусов.На выходах сумматоров 30 - 32 получаются неквантованные приращения направляющих косинусов, соответственно х 71 71 з 7(з,. Корректирующие блоки 33 - 35 предназначены для коррекции неквантовацных приращений направленных косинусов, вычисленныхна данном шаге интегрирования, путем ихсложения с хранимыми в этих блоках остатками тех прирашений направляющих косинусов, которые были вычислены и скорректированы на предыдущем шаге интегрирования.Каждый корректирующий блок состоит цздвухвходового сумматора последовательногодействия и блока запоминающих ячеек, аналогичного блокам 1 - 3. Запоминающие ячейки блоков 33 - 35 используются в качестве1 с,-регистров.Выходы сумматоров 30 - 32 соединены совходами сумматоров блоков 33 - 35 соответственно. Вторые входы этих сумматоров сигналом управления подключаются к выходамтех запоминающих ячеек, которые храдд:ддостатки приращений, необходимых для осуществления коррекции на данном этапе интегрирования.Формирователи квацтоваццых прцращений36 - ,М по сигналу с выхода 39 блока 4 анализируют два разряда, поступающие на цхвход после разрядов, воспроизводящих цифровую часть неквантовапных скорректированных приращений направляющих косинусов, цформируют квантованвые значения этих приращений по тернарной системс кодированияприращений.Блок 40 служит для приема, хранения и выдачи квантованных приращений направляющих косинусов, Перед каждым этапом интегрирования по сигналу управления, поступающему из блока 4 на вход 41 блока 40, квантованные приращения направляющих косинусов71 и, 71 з, 1 з с выходов 42 - 44 соответственно поступают на входы блоков 5 - 7,Шины 45 предназначены для ввода исходной информации и вывода рсзультатов решения задачи,Цифровой дифференциальный анализаторработает следующим образом. С выходов запоминающих ячеек (вьдполддядощддх функции10 У-регистров ца рассматриваемом этапс интегрирования и входящих в состав блоков 1 - Л) направляющие косинусы 11,( ц, 1 и(п - 11, Ь;( - 1 вычисленные ца предыдущем шаге интегрирования, в последовательном коде поступают ця входы блоков 5 - 7 соответственно. Одновременно на вторые входы этих блоков постуцяот квантовацные приращения направляющих ко- синусоВ 711 п, х 712 п, Х 71 з(д с ВъходОВ 42 - 44 блока 40.Новые значения направляющих косинусов 11 гп, 1 з(, 1 зж с выходов блоков 5 - 7 в последовательном коде поступают в блоки 1 - 3 соответственно и записываются в запоминающие ячейки, используемые в качестве 1-регистров на данном этапе интегрирования,Одновременно новые значения направляющих косинусов с выходов блоков 5 - 7 поступают непосредственно, а также через прсооразователи кодов 24 - 26 соответственно ца входы коммутаторов 18 - 20.Для управления на два остальных входя каждого коммутатора поступают приращения двух независимых переменных.Последовательный код неквацтованного приращения направляющего косинуса 711;(,+11 поступает на вход блока 33 с выхода сумматора 30. На входы последнего поступают послсдовательные коды приращений слагаемых 1 з(г)1 з - 1 зи) з с ВыходОВ 28, 23 комму.таторов 19, 20 соответственно. На вход блока 34 поступает последовательный код неквантовацного приращения направляющего косинуса Ю 2,1,+11 с выхода сумматора 31. На вход последнего подаются в последовательном кодс цеквантованные приращения слагаемых Ь и%1 - 11 иг)гз с выходов 29, 21 коммутаторов 20, 18 соответственно. Последоватсльцьс коды неквантованных приращений слагаемых 1(гп 7 гр - Ь;х 7 срг поступают на входы су.мятора 32 с выходов 27, 22 коммутаторов 18, 19 соответственно. Неквацтованное приращение 71 з)(я+11 с выхода сумматора 32 в последовательном коде проходит ца вход блока 35 В корректирующих блоках 33 - 35 поступающие на их вход приращения направляющих косинусов суммируются с остатками црцращений направляющих косинусов, вычисленных на предыдущем шаге интегрирования. Цифровые части неквантованных скорректированных приращений направляющих косинусов с выходов сумматоров блоков коррекции поступают в запоминающие ячейки, используемые на рассматриваемом этапе в качестве К-регистров,Старшие разряды (знаковый, а также разряд, следующий за ним) неквантоваццых скор 15 20 25 30 35 40 45 50 55 рсктцроваццых приращений направляющих косинусов поступают последовательно с выходов блоков 33 - 35 ця входы формирователей квантоваццых приращений 36 - З 8, открытыс сигналом на выходе 39 блока 4. Квантованнс приращения Ю 11(и+11, х 71 з 10.ь 1, 131(л - 1 с Выходов формирОВателсй 36 - 38 соотВстстВ сНО пост 1 и а ют В блок 40 дл я х р ацеция в течсццс двух последх.гощих этапов. Предмет изобретения Цифровой дц(рференциальцы 1 анализатор для Вычисления цаправляющих косинусов, содсржяццй занозННЯ 10 щцс Олоки, блоки Вышсления подыцтсгральцой функции, преобразователи кодов, коммутаторы, сумматоры, корректирующие блоки, формирователи квантовых приращений, блоки хранения квантовых приращений, блок управления, блок ввода, от.гггчаюгг 4 ггггся тем, что, с целью увеличения быстродействия, выходы блоков запоминания соединены со Входами олоков вычисления подынтегральцых функций, друпе входы которых соединены с выходами олока храцснця квантовых приращений, выходы блоков вы ЦСЛСЦИЯ ПОДЫЦТСГЗЯЛЬНЫХ фцКЦИИ СОЕДИНС- цы с одними Входамц блоков запоминания, с шинами ввода информации и вывода, с одними входамц коммутаторов ц через преобразователи с другими входамц коммутаторов, а остальные входы коммутаторов соединены с выходамц блока ввода. соединенного тремя входными шицямц с управляемым объектом и с одним выходом блока управления, олин выход первого коммутатора соединен с первым входом второго сумматора, а другой выход соединен с первым входом третьего сумматора, один выход второго коммутатора соединен со вторым входом третьего сумматора, а другой выход сосдцнсц со вторым входом первого сумматора, однц Выход третьего коммутатора сосдццсц с первым входом первого сумматора, а другой выход соединен со вторым входом второго сумматора, выходы сум- М 1 ТОРОВ СОЕДИЦСЦЫ С ОДЦИЗ И ВХОДЯМИ КОРРЕК- тцрующцх блоков, а другие их входы соединены со вторым выходом блока управления и с другимц входамц блоков запоминания, выходы корректирующих блоков соединены с одними входамц формирователей, друпе вхо- ДЫ КОТОРЫХ СОСДИНСНЬ С ТРСТЬИМ ВЫХОДОМ блока управления, четвертьш выход которого соединен с одним входом блока хранения информации, другие входы которого соедццены с выхода м ц формирователей.294157 дактор Ю, Поляко Изд.274 Заказ 609,5 Тираж 473 ПодписиосЦНИИПИ Комитета по делам изобретений и открытий ири Совете Мииисгров СССРМосква, Ж, Рауьискаа 1 ао., д. 4 5 ографик, ио. Сиииова, 2 Составитель Г. Круглосхрсд А, А, Камышнлков